JPH02112036A - 入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力回路に関し、特に半導体集積回路の入
出力兼用端子のテストに用いる入出力回路に関する。

〔従来の技術〕

スタンダードセル方式カスタムＬＳＩの中でも特に、Ｃ
ＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、Ｉ１０ポート、シリアルＩ１０．タイマ
等のメーカが用意した大規模セルを組み合わせることに
より、また、基本ゲートのスタンダードセルな組み合わ
せてユーザ独自の回路を設計しくこのような回路を以下
、ユーザ回路と呼ぶ）、大規模セルと組み合わせること
により、ユーザは自分にあったシングルチップマイクロ
コンピュータを自由に構成できる。

（このようなマイフンを以下カスタムマイコンと呼ぶ）
。ところで、半導体集積回路は出荷時に種々の試験が行
われる。例えば、出力端子においては、出力ハイレベル
、ロウレベルが規格を満たしているか、また、入力端子
においては、入力ハイレベル、ロウレベルが規格を満た
しているか等の試験が行われるが、これらの試験は、工
Ｃテスタによりテストバタンを走行させて行う。特に出
力レベルのスタティックな試験においては、テストバタ
ン中で“１″及び“０”が出力されているバタン位置ま
でバタンを走行させた後、バタン走行を停止して出力レ
ベルの試験を行う。入力レベルの試験においては端子か
ら規格に応じた値を入力し、テストバタンを走行させて
行うが入カバ。

ファが正しく１″　　“０”を判定できなかった場合、
それが出力に反映される必要がある。

〔発明が解決しようとする課題〕

シングルチップマイクロコンピュータ（以下、マイフン
と称す）においては端子の利用効率を上げるため、ポー
トにシリアルＩ１０、タイマ等のＣＰＵ％ＲＯＭ％ＲＡ
Ｍ、Ｉ１０ポート以外の大規模セル（以下周辺機能回路
と称す）の端子（以下周辺機能端子と称す）がマルチプ
レックスされた端子が存在する。これらの端子の中には
例えばポート機能としては入力専用端子であるが、周辺
機能端子としては、出力専用端子であるものが存在する
。通常、カスタムマイコンにおいてはメーカが用意した
周辺機能回路については各周辺機能回路毎にテストバタ
ンか用意されている。従って、ポートに周辺機能端子が
マルチプレックスされた端子の出力レベル、入力レベル
の試験を行う場合、ポート用のテストバタン、周辺機能
回路のテストバタンと２つのテストバタンか必要となる
。またカスタムマイコンにおいては、あらかじめメーカ
が用意した周辺機能回路以外にユーザ回路が存在する。

ユーザ回路におけるテストバタンはユーザによって作成
される。さて、ユーザ回路のテストバタンにより入出力
回路の出力レベルの試験を行う場合“１ｎ及び“０”が
出力されているバタン位置を調査しなければならない。

すなわち、ユーザ回路のテストバタンはカスタムマイコ
ンの製品ごとに作成されるため、そのたびごとに“１”
“０″が出力されたバタン位置を調査し、そのバタン位
置をテストプログラム中に反映させる必要がある。特に
入出力端子の場合、出力状態と、入力状態の二つの状態
が存在するためにこの作業はいっそう煩雑なものとなる
。一方、入力レベルの試験においては例えば入出力回路
の入力バッファが正しく“ｌ”０”を判定できなかった
場合、それが出力として反映される必要がある。ユーザ
回路の場合、バタンの故障検出率のほとんどがユーザに
依存する。たとえＩＣが不良でも、入力レベルが検出で
きないテストバタンであった場合、ＩＣテスタによる試
験では良品として判定されるためメーカとしては不良が
分かり得ないという欠点がある。

本発明の目的は、ポートに周辺機能端子がマルチプレッ
クスされた回路あるいはユーザ回路の入出力レベルのテ
ストが容易にしかも確実に行うことができる入出力回路
も提供することにある。

〔課題を解決するための手段〕

本発明の入出力回路は、入出力端子と内部回路の間に介
在し前記入出力端子からの信号を前記内部回路に入力し
たり前記内部回路からの信号を前記出力端子に出力した
りする入出力回路において、前記入出力回路と前記内部
回路の間に設けられ制御信号に応答して前記入出力回路
と前記内部回路を分離する手段と、前記分離状態の時に
、前記入出力回路に対し、前記入出力端子に供給される
信号にもとづく値を取り込ませ、当該取り込んだ値を前
記入出力端子に出力させるようにする手段とを備えて構
成される。

すなわち、内部回路と入出力回路を分離して半導体集積
回路外部からの制御信号により入力バッファの出力値を
半導体集積回路外に出力する機能を有することにより入
力レベル、出力レベルの試験が確実に行えるテストバタ
ンを容易に作成テキる特徴がある。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の入出力回路の第１の実施例を説明する
ための回路図である。外部端子１０入出力の制御は、ポ
ートモード信号により行われ、“１ｎで入力状態、２０
″で出力状態、またリセットで入力状態となる。レジス
タ４は、通常動作時は書き込み信号により値をラッチし
、テスト時はＯＵＴ信号が“０”になることにより入力
バッファ２の出力レベルをラッチする。テストモード信
号は通常動作時とテスト時を切り替える信号であり通常
動作時は“０”、テスト時は“１”となる、テストモー
ド信号によって制御されるスイッチ５は通常動作時はオ
ン状態となり、入出力回路と内部バス６を接続しており
、テスト時はオフ状態となり、入出力回路と内部バス６
を分離する。ＯＵＴ信号はテストモード信号が“１”の
ときのみ有効となる信号であり、端子からバタンとして
入力される。テストモード信号が、“１″のとき、ＯＵ
Ｔ信号は外部端子ｌの入出力制御を行うとともにレジス
タ４のクロックとしても動作する。

まず、通常動作時について動作の説明を行う。

通常動作時はテストモード信号“Ｏ”であり、ＡＮＤ回
路１４．１５の出力は“０”に固定さｈｌｏＵＴは無効
となる。したがって外部端子１はポートモード信号によ
って入力状態であるか出力状態であるかが決まる。まず
外部端子１のレベルを読み込む場合について説明する。

外部端子ｌを入力状態に設定するためにポートモード信
号を“１”とする。外部端子ｌのレベルの読み込み命令
が発生すると読み込み信号ＲＥＡＤが“１″となり、外
部端子１０レベルが入力バッファ２、スイッチ５を介し
て内部バス６に送られる。次に外部端子１に値を出力す
る場合について説明を行う。

内部バス６より送られたデータはスイッチ５を介してレ
ジスタ４に入力されると同時に書き込み信号ＷＲＩＴＥ
が“１”となり、レジスタ４にデータが書き込まれる。

このときポートモード信号“０”ならばレジスタ４に記
憶された値が出力バッファ３を介して外部端子ｌに出力
される。

次にテスト時の動作について説明を行う、テスト時にお
いてはテストモード信号“１″となり入出力回路と内部
バス６が分離される。また、ＡＮＤ回路８．１６の出力
が“０”に固定され読み込み信号ＲＥＡＤ、書き込み信
号ＷＲＩＴＥが無効となる。

また、ボートモード信号はリセットで“１”となってい
るためＯＵＴ信号によって外部端子１の入力状態、出力
状態が決まる。外部端子１よりデータを入力し、ＯＵＴ
信号を“０″とすることにより入力バッファ２の出力が
決まりポートレジスタ４にデータがラッチされる。次に
ＯＵＴ信号を“１”とすることにより出力バッファ３を
介して外部端子１にデータが出力される。

本実施例の入出力回路を入力レベル、出力レベルのテス
トに適用する場合について説明する。第２図のタイムチ
ャートに示すように外部端子１にハイレベル、ロウレベ
ルを入力するようなテストパタンを作成する。例えば出
力レベルの試験を行おうとする場合、外部端子１に５．
Ｏｖすなわち“ｌｎを入力するとＯＵＴ信号を“０”に
することにより入力バッファ２の出力が決まりレジスタ
４にラッチされ、レジスタ４の出力が決まる。

ＯＵＴ信号を“１”にすることにより出力バッファ３の
出力が“１”を出力すれば出力ハイレベルが規格を満た
していることが分かる。外部端子ｌに０■すなわち“０
”を入力すると、ＯＵＴ信号を“０”にすることにより
入力バッファ２の出力が決まりレジスタ４にラッチされ
、レジスタ４の出力が決まる。ＯＵＴ信号を“ｌ”にす
ることにより出力バッファ３の出力が“０″を出力すれ
ば出力ロウレベルが規格を満たしていることが分かる０
次に、入力レベルの試験を行う場合について説明する。

入力レベルの試験においてはパタンは出力レベルの試験
と同じバタンを使用し、かつ外部端子１に入力するパタ
ンに１”または“０″に相当する電位を端子の入力レベ
ルの規格にあわせて印加する。入力バッファ２はその論
理しきい値に応じて“１”または０”を出力するので外
部端子１に出力された値により入力バッファ２０入カハ
イレベル、入力ロウレベルの判定が行える。上述したよ
うに、入力レベル、出力レベルのテストパタンは１つの
テストパタンを用いることができ最低４パタンでテスト
が行える。

第３図は本発明の入出力回路の第２の実施例を示す回路
図であり、ポートに周辺機能端子がマルチプレックスさ
れている。ポートモードコントロールは通常動作時にお
いて外部端子３１を周辺機能端子として使用するか、ポ
ートとして使用するかの制御を行う信号であり、“０”
で周辺機能、“ｌ”でポート、リセットでポートとなる
。この実施例ではポート機能としては入力専用端子であ
るが周辺機能としては出力専用端子となる。

まず、通常動作におけるボート機能としての動作の説明
を行う。ボート機能として動作する場合ポートモードコ
ントロール信号は“１”であるので入力ポートとしての
み動作する。通常動作時はテストモード信号“０″であ
り、スイッチ３５はオン状態となる。入出力回路と内部
バス４７は接続されておりまたスイッチ３７はオフ状態
となる。

ＡＮＤ回路４３．４４の出力はＯ″に固定されＯＵＴ信
号は無効となる。外部端子３１のレベルの読み込み命令
が発生すると読み込み信号ＲＥＡＤとなり、入力バッフ
ァ３２の出力が決まり、スイッチ３５を介して内部バス
４７に送られる。

次に通常動作時の周辺機能端子としての動作の説明を行
う。周辺機能端子として動作する場合、ポートモードコ
ントロール信号は“０”であるので出力端子としてのみ
動作する。通常動作時はテストモード信号“Ｏｎであり
スイッチ３６はオン状態となるので周辺機能回路と入出
力回路は接続している。ＡＮＤ回路４３．４４の出力は
０″に固定され、ＯＵＴ信号は無効となる。スイッチ３
７はオフ状態である。周辺機能回路からの出力信号はス
イッチ３６は出力バッファ３３を介して外部端子３１に
出力される。

次にテスト時の動作について説明する。テスト時におい
てはテストモード信号“１′′となりスイッチ３５．３
６はオフ状態となり、入出力回路は周辺機能回路、内部
バス４７と分離される。スイッチ３７はオン状態となり
、レジスタ３４の出力は出力バッファ３３に入力される
。ＡＮＤ回路４１の出力は“０”に固定され読み込み信
号ＲＥＡＤは無効となる。外部端子３１から入力したデ
ータはＯＵＴ信号を“０”にすることにより入力バッフ
ァ３２を介してレジスタ３４にラッチされる。

ＯＵＴ信号を“１″にすることにより出力バッファ３３
を介して外部端子３１に出力される。

本実施例の入出力回路は入力レベル、出力レベルのテス
トに適用する場合については第一の実施例と同様に入力
レベルと出力レベルのテストは同じテストバタンを使用
し、同様な方法で入力レベル、出力レベル試験が行える
。

〔発明の効果〕

以上説明したように本発明は、入出力回路と内部回路を
分離する回路を設け、入出力回路のレジスタに対し値を
書き込む機能と、そのレジスタに記憶されている値を入
出力回路の出力バッファを介して半導体集積回路外に出
力する機能を有することにより、入出力回路の入力レベ
ル、出力レベルのテストを行う場合、ポートに周・辺機
能端子がマルチプレックスされた端子においては、ポー
ト用テストバタンと周辺機能回路のテストバタンと２つ
のテストバタンを用いることなく１つのテストバタンで
容易にテストが行える。さらにユーザ回路の場合、バタ
ンの故障検出率のほとんどがユーザに依存するが上述の
機能により確実な入力レベル、出力レベルの試験が行え
る。しかもポートに周辺機能端子がマルチプレックスさ
れた回路あるいはユーザ回路においても最低４パタンで
テストが行え、テストバタンを簡略化でき、テスト時間
を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を説明するための回路図
、第２図は第１図のテスト時における各部の信号波形を
示す。第３図は本発明の第二の実施例を説明するための
回路図である。 １．３・・・・・・外部端子、２，３２・・・・・・入
力バッファ、３．３３・・・・・・出力バッファ、４．
３４・・・・・・レジスタ、５，３５，３６，３７・・
・・・・スイッチ、６．４７・・・・・・内部バス、７
，１１，１７，１８゜３８．３９．４０・・・・・・イ
ンバータ、８，９，１４゜１５．１８，４１，４２，４
３．４４・・・・・・ＡＮＤ回路、１０，１２，１３．
４５．４６・・・・・・ＯＲ回路。 代理人　弁理士　　内　原　　　晋 ア又ト七−Ｆ 入かバ゛ッ７ア２０出力 ＝ｍ−ヒーゴーｒ 第２図

Claims (1)

【特許請求の範囲】
1. 入出力端子と内部回路の間に介在し前記入出力端子から
   の信号を前記内部回路に入力したり前記内部回路からの
   信号を前記出力端子に出力したりする入出力回路におい
   て、前記入出力回路と前記内部回路の間に設けられ制御
   信号に応答して前記入出力回路と前記内部回路を分離す
   る手段と、前記分離状態の時に、前記入出力回路に対し
   、前記入出力端子に供給される信号にもとづく値を取り
   込ませ、当該取り込んだ値を前記入出力端子に出力させ
   るようにする手段とを備えたことを特徴とする入出力回
   路。