JPH05183056A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05183056A JPH05183056A JP34720391A JP34720391A JPH05183056A JP H05183056 A JPH05183056 A JP H05183056A JP 34720391 A JP34720391 A JP 34720391A JP 34720391 A JP34720391 A JP 34720391A JP H05183056 A JPH05183056 A JP H05183056A
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- JP
- Japan
- Prior art keywords
- output
- bus
- circuit
- input
- signal
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数の回路ブロックから構成される半導体集
積回路において、入力信号と出力信号とを分離すること
を不要とする。 【構成】 回路ブロック１１の内部バス１８は、回路ブ
ロック外部のバス１２に接続されており、信号処理回路
１７の出力端子ＤＯＵＴ０〜ＤＯＵＴ７から出力される
信号ＤＯ１〜ＤＯ７はバッファ１９を介して内部バス１
８に送出される。また、バス１２を介して回路ブロック
１１に入力される信号ＤＩ０〜ＤＩ７は、内部バス１８
を経由して信号処理回路１７の入力端子ＤＩＮ０〜ＤＩ
Ｎ７に供給される。バッファ１９は信号処理回路１７か
ら出力されるコントロール信号に応じてバスの方向性、
即ち、出力信号及び入力信号のいずれを受け入れるかを
決定する。
積回路において、入力信号と出力信号とを分離すること
を不要とする。 【構成】 回路ブロック１１の内部バス１８は、回路ブ
ロック外部のバス１２に接続されており、信号処理回路
１７の出力端子ＤＯＵＴ０〜ＤＯＵＴ７から出力される
信号ＤＯ１〜ＤＯ７はバッファ１９を介して内部バス１
８に送出される。また、バス１２を介して回路ブロック
１１に入力される信号ＤＩ０〜ＤＩ７は、内部バス１８
を経由して信号処理回路１７の入力端子ＤＩＮ０〜ＤＩ
Ｎ７に供給される。バッファ１９は信号処理回路１７か
ら出力されるコントロール信号に応じてバスの方向性、
即ち、出力信号及び入力信号のいずれを受け入れるかを
決定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特
に、ゲートアレイ方式の半導体集積回路に関する。
に、ゲートアレイ方式の半導体集積回路に関する。
【０００２】
【従来の技術】複数の回路ブロックをチップに形成して
１つのシステムを構成するようにした半導体集積回路、
特にゲートアレイ方式の半導体集積回路においては、従
来、図４に示すように、回路ブロック４１から出力され
る信号と該回路ブロック４１に入力される信号とは出力
バス４２及び入力バス４３を介して夫々別個に伝送され
る。４４は入力信号と出力信号とを分離する入出力バッ
ファである。入出力バッファ４４はパッド４５を介して
パッケージ外部に配設されている外部端子４６に接続さ
れている。
１つのシステムを構成するようにした半導体集積回路、
特にゲートアレイ方式の半導体集積回路においては、従
来、図４に示すように、回路ブロック４１から出力され
る信号と該回路ブロック４１に入力される信号とは出力
バス４２及び入力バス４３を介して夫々別個に伝送され
る。４４は入力信号と出力信号とを分離する入出力バッ
ファである。入出力バッファ４４はパッド４５を介して
パッケージ外部に配設されている外部端子４６に接続さ
れている。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路においては、入力バスと出力バスとを別個
に配線する必要があるので、配線の引き回しが簡単では
なく、また、入出力信号混在のバスに接続されるように
構成された回路ブロックについては、入力と出力とを完
全に分離する必要があるので回路設計に多大の時間を要
し、また誤配線を引き起こす原因となる。
導体集積回路においては、入力バスと出力バスとを別個
に配線する必要があるので、配線の引き回しが簡単では
なく、また、入出力信号混在のバスに接続されるように
構成された回路ブロックについては、入力と出力とを完
全に分離する必要があるので回路設計に多大の時間を要
し、また誤配線を引き起こす原因となる。
【０００４】本発明は、このような問題を解消し、回路
設計が容易であり、短期間で開発可能な半導体集積回路
を提供することにある。
設計が容易であり、短期間で開発可能な半導体集積回路
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の前記目的は、複
数の回路ブロックと、該複数の回路ブロックを結合する
バスとを含み、信号入力端子と信号出力端子とが別個に
備えられている信号処理回路を有する回路ブロックには
該信号処理回路から供給されるコントロール信号に応じ
て前記信号入力端子及び前記信号出力端子のいずれか一
方を前記バスに接続するバッファが備えられていること
を特徴とする半導体集積回路によって達成される。
数の回路ブロックと、該複数の回路ブロックを結合する
バスとを含み、信号入力端子と信号出力端子とが別個に
備えられている信号処理回路を有する回路ブロックには
該信号処理回路から供給されるコントロール信号に応じ
て前記信号入力端子及び前記信号出力端子のいずれか一
方を前記バスに接続するバッファが備えられていること
を特徴とする半導体集積回路によって達成される。
【０００６】
【作用】信号入力端子と信号出力端子とが別個に備えら
れている信号処理回路を有する回路ブロックについて
は、該回路ブロックに備えられているバッファが信号処
理回路から供給されるコントロール信号に応じて信号入
力端子及び信号出力端子のいずれか一方を前記バスに接
続する。従って本発明の半導体集積回路は、入力バスと
出力バスとを別個に備える必要がなく、入力信号と出力
信号とを区別することなく１つの入出力兼用のバスに各
回路ブロックを直接接続することができる。
れている信号処理回路を有する回路ブロックについて
は、該回路ブロックに備えられているバッファが信号処
理回路から供給されるコントロール信号に応じて信号入
力端子及び信号出力端子のいずれか一方を前記バスに接
続する。従って本発明の半導体集積回路は、入力バスと
出力バスとを別個に備える必要がなく、入力信号と出力
信号とを区別することなく１つの入出力兼用のバスに各
回路ブロックを直接接続することができる。
【０００７】
【実施例】図２に本発明の半導体集積回路の一実施例の
ブロック図を示す。同図において、１１は回路ブロッ
ク、１２は入出力信号混在の双方向性のバス、１４は入
力信号と出力信号とを分離するための入出力バッファで
ある。また、１５はパッケージ内部に設けられているパ
ッドであり、入出力バッファ１４とパッケージ外部に設
けられた外部端子１６とに接続されている。
ブロック図を示す。同図において、１１は回路ブロッ
ク、１２は入出力信号混在の双方向性のバス、１４は入
力信号と出力信号とを分離するための入出力バッファで
ある。また、１５はパッケージ内部に設けられているパ
ッドであり、入出力バッファ１４とパッケージ外部に設
けられた外部端子１６とに接続されている。
【０００８】図１は、回路ブロック１１の内部構成を示
す図である。同図において、双方向性の内部バス１８は
バス１２に接続されており、信号処理回路１７の出力端
子ＤＯＵＴ０〜ＤＯＵＴ７から出力される信号ＤＯ１〜
ＤＯ７はバッファ１９を介して内部バス１８に送出され
る。また、バス１２を介して回路ブロック１１に入力さ
れる信号ＤＩ０〜ＤＩ７は、内部バス１８を経由して信
号処理回路１７の入力端子ＤＩＮ０〜ＤＩＮ７に印加さ
れる。
す図である。同図において、双方向性の内部バス１８は
バス１２に接続されており、信号処理回路１７の出力端
子ＤＯＵＴ０〜ＤＯＵＴ７から出力される信号ＤＯ１〜
ＤＯ７はバッファ１９を介して内部バス１８に送出され
る。また、バス１２を介して回路ブロック１１に入力さ
れる信号ＤＩ０〜ＤＩ７は、内部バス１８を経由して信
号処理回路１７の入力端子ＤＩＮ０〜ＤＩＮ７に印加さ
れる。
【０００９】バッファ１４及び１９は信号処理回路１７
から出力されるコントロール信号に応じてバスの方向
性、即ち、出力信号及び入力信号のいずれを受け入れる
かを決定する。
から出力されるコントロール信号に応じてバスの方向
性、即ち、出力信号及び入力信号のいずれを受け入れる
かを決定する。
【００１０】複数の回路ブロックを互いに接続する場合
は、図３に示すように各回路ブロック１１Ａ、１１Ｂ、
１１Ｃの内部バスを並列に接続するとともに、各回路ブ
ロックから出力されるコントロール信号ＣＯＮＴＲＯＬ
１〜ＣＯＮＴＲＯＬ３をＡＮＤゲート２０を介して入出
力バッファに供給すればよい。
は、図３に示すように各回路ブロック１１Ａ、１１Ｂ、
１１Ｃの内部バスを並列に接続するとともに、各回路ブ
ロックから出力されるコントロール信号ＣＯＮＴＲＯＬ
１〜ＣＯＮＴＲＯＬ３をＡＮＤゲート２０を介して入出
力バッファに供給すればよい。
【００１１】以上説明したように、少数のロジック回路
を追加することにより、ピン数及び配線数を半分程度に
減らすことができ、また、動作確認も入出力バス上で確
認できるので実デバイスとの比較も容易になる。また、
バス上の信号の方向を考慮する必要がないので、各ブロ
ック間の配線が容易であり、大規模集積回路の開発に有
利である。
を追加することにより、ピン数及び配線数を半分程度に
減らすことができ、また、動作確認も入出力バス上で確
認できるので実デバイスとの比較も容易になる。また、
バス上の信号の方向を考慮する必要がないので、各ブロ
ック間の配線が容易であり、大規模集積回路の開発に有
利である。
【００１２】
【発明の効果】本発明の半導体集積回路は、信号入力端
子と信号出力端子とが別個に備えられている信号処理回
路を有する回路ブロックについては、該回路ブロックに
備えられているバッファが信号処理回路から供給される
コントロール信号に応じて信号入力端子及び信号出力端
子のいずれか一方を前記バスに接続するように構成され
ている。従って、入力バスと出力バスとを別個に備える
必要がなく、１つの入出力バスで兼用できるので、デバ
イスの設計、検証、修正が容易であり、開発期間が短縮
されるという効果を有する。
子と信号出力端子とが別個に備えられている信号処理回
路を有する回路ブロックについては、該回路ブロックに
備えられているバッファが信号処理回路から供給される
コントロール信号に応じて信号入力端子及び信号出力端
子のいずれか一方を前記バスに接続するように構成され
ている。従って、入力バスと出力バスとを別個に備える
必要がなく、１つの入出力バスで兼用できるので、デバ
イスの設計、検証、修正が容易であり、開発期間が短縮
されるという効果を有する。
【図１】本発明によるゲートアレイ方式の半導体集積回
路の回路ブロックの内部構成図である。
路の回路ブロックの内部構成図である。
【図２】本発明によるゲートアレイ方式の半導体集積回
路のブロック図である。
路のブロック図である。
【図３】本発明によるゲートアレイ方式の半導体集積回
路における複数の回路ブロックの相互接続の説明図であ
る。
路における複数の回路ブロックの相互接続の説明図であ
る。
【図４】従来のゲートアレイ方式の半導体集積回路のブ
ロック図である。
ロック図である。
１１、４１ 回路ブロック １２ 双方向性バス １４、４４ 入出力バッファ １５、４５ パッド １６、４６ 外部端子 １７ 信号処理回路 １８ 内部バス １９ バッファ ２０ ＡＮＤ回路 ４２ 出力バス ４３ 入力バス
Claims (1)
- 【請求項１】 複数の回路ブロックと、該複数の回路ブ
ロックを結合するバスとを含み、信号入力端子と信号出
力端子とが別個に備えられている信号処理回路を有する
回路ブロックには該信号処理回路から供給されるコント
ロール信号に応じて前記信号入力端子及び前記信号出力
端子のいずれか一方を前記バスに接続するバッファが備
えられていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34720391A JPH05183056A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34720391A JPH05183056A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183056A true JPH05183056A (ja) | 1993-07-23 |
Family
ID=18388622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34720391A Pending JPH05183056A (ja) | 1991-12-27 | 1991-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183056A (ja) |
-
1991
- 1991-12-27 JP JP34720391A patent/JPH05183056A/ja active Pending
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