JPH02116097A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路の回路楕成などに使用されるス
タティック型シフトレジスタに関するものである。

従来の技術 ＣＭＯ８半導体集積回路に使用されるシフトレジスタは
その記憶方式からダイナミック型とスタティック型に分
類される。ダイナ・ミンク型では、記憶時間が通常２〜
５ｍ５ｅｃ以下と短いことにより、この時間内にシフト
し続ける必要がある。

そのため、シフトの休止期間が２〜５　ｍ　ｓ　ｅ　ｃ
以上ありかつ休止前のデータを記憶しておきたいような
用途や、シフトの下限周波数が１００〜３００Ｈｚ以下
のような用途ではスタティック型が使ねれている。

従来、このスタティック型の１ビツトは第４図に示すよ
うに構成されている。すなわち、データＤが入力される
伝送ゲート１の出力を、インバータ５の入力と伝送ゲー
ト２の出力に接続し、インバータ５の出力をインバータ
６の入力および伝送ゲート３の入力に接続し、インバー
タ６の出力が伝送ゲート２の入力に接続されている。伝
送ゲート３の出力はインバータフの入力と伝送ゲート４
の出力に接続され、インバータフの出力をインバータ８
の入力に接続し、インバータ８の出力が伝送ゲート４の
入力に接続されている。伝送ゲート１．２，３．４に同
期信号Ｃとその反転信号Ｃが入力されており、同期信号
Ｃが“Ｈ”レベルのときには伝送ゲート２，３が導通状
態、伝送ゲート１．４が遮断状態になり、同期信号Ｃが
″Ｌ　Ｉ＋レベルのときには逆の状態になって、インバ
ータフの出力のデータ出力Ｑからシフトデータが出力さ
れる。

第５図は第４図のタイミングチャートを示す。

同期信号Ｃが“Ｌ”レベルのときには、伝送ゲート１を
通してデータＤのＬ″によりインバータ５の入力ａは“
Ｌ”、インバータ５の出力およびインバータ６の入力で
あるｂはｉｔＨ”になっており、また、インバータ６の
出力Ｃは″Ｌ　＄１になっている。このとき、伝送ゲー
ト３は同期信号Ｃが“Ｌ”であるので遮断状態にあり、
インバータ７゜８と伝送ゲート４により構成されるラッ
チでは、データＤの一つ前のデータを記憶しデータ出力
Ｑより出力している。続いて、同期信号Ｃが“Ｈ”にな
ると、伝送ゲート１は遮断状態になり、インバータフ、
６と伝送ゲート２により構成されるラッチでデータの記
憶を行う。このとき、伝送ゲート４は遮断状態になるの
で、伝送ゲート３を通してインバータフの入力ｄがｂと
同じ“Ｈ”になり、インバータ７により反転出力されデ
ータ出力ＱはＩｔ　Ｌ　１１になる。これにより、デー
タ出力Ｑはデータ人力りと等しくなる。また、データ出
力Ｑによりインバータ８の出力ｅはｊｌＨ”にされ、次
に同期信号Ｃが“Ｌ”になると、インバータ７．８と伝
送ゲート４により構成されるラッチによりデータの記憶
がなされデータ出力ＱはＩｔ　Ｌ　Ｉｔを出力し続ける
。このとき、インバータ５，６と伝送ゲート２により構
成されるラッチは伝送ゲート２が遮断状態になり、伝送
ゲート１を通してデータＤのＩＩ　ＨＩＩよりｂがＩＩ
　Ｌ　ｕ　　ｃがｉｔ　ＨｕとなりデータＤの取り込み
を行う。

このような１ビツトのシフトレジスタを直列接続してス
タティック型シフトレジスタが構成されている。

発明が解決しようとする課題 このような従来の構成では、シフトレジスタを１ビツト
構成するのに伝送ゲートを４素子とインバータを４素子
の合計８素子が必要である。このため、ビット数の大き
なスタティック型シフトレジスタが必要で、なおかつ高
電圧駆動の必要な用途に用いられる半導体集積回路では
、高耐圧が必要であるため、高耐圧部とロジック部を同
じマスクルールで作成したり、ロジック部だけマスクル
ールを縮小して高集積化しようとしている。しかし、前
者はチップ面積が大きく必要であり、後者だとプロセス
工数の増大と歩留りの低下を招き。

両者ともチップコストが高くなってしまっている。

本発明は１ビツトのシフトレジスタを構成するのに必要
な素子数を低減できるシフトレジスタを提供することを
目的とする。

課題を解決するための手段 本発明のシフトレジスタは、データが入力される伝送ゲ
ートの出力を第１のクロックド・インバータの入力に接
続し、第１のクロックド・インバータの出力をインバー
タの入力に接続し、前記インバータの入力と出力の間に
第２のクロックド・インバータを介装し、前記伝送ゲー
トと第１、第２のクロックド・インバータに同期信号を
印加して伝送ゲートと第２のクロックド・インバータが
オン状態で第１のクロックド・インバータがオフ状態に
なる第１の状態と、伝送ゲートと第２のクロックド・イ
ンバータがオフ状態で第１のクロックド・インバータが
オン状態になる第２の状態とに切り換え、前記インバー
タの出力からシフトデータを得ることを特徴とする。

作用 この構成によると、インバータと第２のクロックド・イ
ンバータで構成されるラッチ回路の入力と、伝送ゲート
との間に、第１のクロックド・インバータが介装され、
第１のクロックド・インバ−夕の入力側の寄生容量に第
１の状態で保持したデータを第２の状態において後段へ
伝送して伝送ゲートに入力されたデータをシフトする。

実施例 以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。

第１図は本発明のシフトレジスタを示す、伝送ゲート９
の一方をデータＤの入力端子とし、伝送ゲート９のもう
一方を第１のクロックド・インバータ１０の入力に接続
し、第１のクロックド・インバータ１０の出力をインバ
ータ１１の入力に接続し、インバータ１１の出力を第２
のクロックド・インバータ１２の入力に接続し、第２の
クロックド・インバータ１２の出力をインバータ１１の
入力に接続し。

インバータ１１の出力がデータ出力Ｑとなっている。

そして、同期信号Ｃとその反転信号Ｃが伝送ゲート９と
第１、第２のクロックド・インバータ１０゜１２に入力
されている。ここで、　１３．１４は伝送ゲート９の出
力リークの抵抗分であり、１５は第１のクロックド・イ
ンバータ１０のゲート容量などの寄生容量である。

第２図は第１図のタイミングチャートで、ａは第１のク
ロックド・インバータｌＯの入力信号であり、ｂは第１
、第２のクロックド・インバータ１０゜１２の出力信号
である。同期信号Ｃが“Ｌ”のときには、伝送ゲート９
を通してデータＤの”Ｌ”により第１のクロックド・イ
ンバータ１０の入力信号ａが“Ｌ”にされている。この
とき第１のクロックド・インバータＩＯは同期信号Ｃに
より入出力関係が切り離された状態（オフ状態）にあり
、インバータ１１と同期信号Ｃによりインバート動作状
態（オン状態）の第２のクロックド・インバータ１２に
より構成されるラッチには、データＤの一つ前のデータ
が記憶されている。

同期信号Ｃが“Ｈ１１になると、伝送ゲート９は遮断状
態になり、第１のクロックド・インバータ１０の入力信
号ａはデータＤと切り離された状態となるが、寄生容量
１５によりＬレベルを保持する。

ここでは寄生容量１５が出力リーク抵抗１３．１４によ
り充電され始めている。このとき、第１のクロックド・
インバータＩＯは同期信号Ｃによりインバート動作状態
となり、第２のクロックド・インバータ１２はオフ状態
となるので、出力信号すはＨ０となる。出力信号すが′
Ｈ″になることにより、インバータ１１で反転出力され
出力データＱはｔｚ　Ｌ　ｎとなる。この状態は入力信
号ａの電位レベルが１１　Ｌ　１１の間、安定して続く
、この安定状態は出力リーク抵抗１３．１４による寄生
容量１５の充電時間によって決まり、通常、２〜５ｍ５
ｅｃ以内である。

ここで、２〜５　ｍ　ｓ　ｅ　ｃ以内で同期信号ＣがＬ
”に反転すると、第２のクロックド・インバータ１２が
インバート動作状態となり、インバータ１１とでラッチ
を構成し“Ｌ　ＩＩを記憶できる。このとき、第１のク
ロックド・インバータ１０はオフ状態であり、伝送ゲー
ト９を通して、データＤの４１　ＨＩＩがとり込まれ、
入力信号ａを“Ｈ”にする。

以上のように、′Ｈ″の期間が２〜５　ｍ　ｓ　ｅ　ｃ
以下の同期信号Ｃであれば、同期信号ＣのＩＩ　Ｌ”の
期間はラッチにより記憶する構造をしているので、スタ
ティック型のシフトレジスタと同等の働きが可能である
。すなわち、シフトの休止期間が２〜５　ｍ　ｓ　ｅ　
ｃ以上ありかつ休止前のデータを記憶しておきたいよう
な用途では、同期信号Ｃを“Ｌ′″で休止するようにす
れば良いし、また、シフトの下限周波数が１００〜３０
０Ｈｚ以下のような用途でも、同期信号Ｃの“Ｈ”を２
〜５ｍ５ｅｃ以下にすることにより使用が可能である。

なお、このような同期信号Ｃを外部より与えるのが、困
兼な場合は、第３図に示すように、外部より与えられる
同期信号であるクロック信号ＣＫを２人力のＮＡＮＤゲ
ート１７の一方に入力し、他方の入力には奇数個のイン
バータ１６を通してクロック信号ＣＫ信号の反転信号を
入力してＮＡＮＤ積をとり、インバータ１８を通す構成
の簡単な制御回路を設けることにより、クロック信号Ｇ
Ｋの立ち上がりエツジを用いて、Ｈ′”の短い同期信号
Ｃをつくることが可能である。

このように構成したため、シフトレジスタの構成は伝送
ゲート９と第１．第２のクロックド・インバータ１０．
１２およびインバータＩＩの計４素子であり、従来のス
タティック型シフトレジスタの１ビツト構成素子数が８
素子必要であったのに比較して１／２の素子数で同等の
働きを行うことができる。なお、制御回路の構成素子数
は、奇数個（通常、３〜７個）のインバータ１６とＮＡ
ＮＤゲート１７およびインバータ１８の合計５〜９素子
と少素子ですみ、これは３ビツト以上のシフトレジスタ
では、制御回路を設けても従来のシフトレジスタに比べ
て少素子化できることを示す。

発明の効果 以上のように本発明によると、シフトレジスタの１ビツ
トを、伝送ゲート１素子とクロックド・インバータ２素
子およびインバータ１素子の合計４素子で、寄生容量を
積極的に使用して構成できるので、従来のスタティック
型シフトレジスタの構成に必要な素子数８素子に比較し
て素子数を１／２にすることができる。このため、同じ
マスクルールで作成すれば従来比１／２のチップ面積で
同数ビットのシフトレジスタが構成できることになり、
チップコストの大幅な低減を図ることが可能である。

【図面の簡単な説明】

第１図は本発明のシフトレジスタの一実施例の構成図、
第２図は同シフトレジスタの要部タイムチャート図、第
３図は同シフトレジスタで使用する同期信号をクロック
信号から作成する制御回路の構成図、第４図は従来のシ
フトレジスタの構成図、第５図は同シフトレジスタの要
部タイムチャート図である。 ９・・・伝送ゲート、ｌＱ・・・第１のクロックド・イ
ンバータ、１１・・・インバータ、１２・・・第２のク
ロックド・インバータ、　１５・・・寄生容量、Ｃ２Ｃ
・・・同期信号、Ｄ・・・データ、Ｑ・・・データ出力
。 代理人　　　森　　本　　義　　弘 第１図 第４図 ＠２図 第５図 第３図

Claims (1)

【特許請求の範囲】
1. １、データが入力される伝送ゲートの出力を第１のクロ
   ックド・インバータの入力に接続し、第１のクロックド
   ・インバータの出力をインバータの入力に接続し、前記
   インバータの入力と出力の間に第２のクロックド・イン
   バータを介装し、前記伝送ゲートと第１、第２のクロッ
   クド・インバータに同期信号を印加して伝送ゲートと第
   ２のクロックド・インバータがオン状態で第１のクロッ
   クド・インバータがオフ状態になる第１の状態と、伝送
   ゲートと第２のクロックド・インバータがオフ状態で第
   １のクロックド・インバータがオン状態になる第２の状
   態とに切り換え、前記インバータの出力からシフトデー
   タを得るシフトレジスタ。