JPH02117246A - Ｐｃｍ入力断検出回路 - Google Patents
Ｐｃｍ入力断検出回路Info
- Publication number
- JPH02117246A JPH02117246A JP63271857A JP27185788A JPH02117246A JP H02117246 A JPH02117246 A JP H02117246A JP 63271857 A JP63271857 A JP 63271857A JP 27185788 A JP27185788 A JP 27185788A JP H02117246 A JPH02117246 A JP H02117246A
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- 238000001514 detection method Methods 0.000 title claims abstract description 14
- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部クロックを終端しかつ内部にてクロック
発生する機能を有するＰＣＭ装置のディジタル論理回路
、特にＰＣＭ入力断検出回路に関〔従来の技術〕 従来、この種のＰＣＭ入力断検出回路は、モノマルチバ
イブレークを用いることにより実現していた。このよう
な従来のＰ ＣＭ入力断検出回路を第２図に示す。この
ＰＣＭ入力断検出回路によれば、モノマルチバイブレー
ダ１２のパルス積分作用に基づく時定数を１個の抵抗器
１４と１個のコンデン１す１３により任意に設定し、更
に正側受信ＰＣＭ入力５及び副側受信Ｐ ＣＭ入力６の
２入力ｏ ｒ＜ゲ−Ｉ−１１でのＯＲ論理による信号を
モノマルチハイブレーク１２の信号入力端子１５への入
力信号とすれば、Ｔ＝を時の入力信号の立ち上がりから
次の入力信号の立ち上がりまでの時間またはＴ＝を時の
入力信号の立ち下がりから次の入力信号の立し下がりま
での時間がモノマルチハイブレーク１２の時定数による
出力パルス幅の時間間隔を越えない場合はモノマルチバ
イブレータの信号出力端子１６における出力の論理値は
変化しないが、７’＝を時の入力信号の立ち上がりから
次の入力信号の立ら上がりまでの時間または’１’＝を
時の入力信号の立ち下がりから次の入力信号の立ち下が
りまでの時間がモノマルチバイブレークの時定数による
出力パルス幅の時間間隔を越えた場合はモノマルチパイ
プレークの出力の論理値が変化することを利用してＰＣ
Ｍ入力入力刃出カフ力しＰＣＭ入力断検出を行っていた
。
発生する機能を有するＰＣＭ装置のディジタル論理回路
、特にＰＣＭ入力断検出回路に関〔従来の技術〕 従来、この種のＰＣＭ入力断検出回路は、モノマルチバ
イブレークを用いることにより実現していた。このよう
な従来のＰ ＣＭ入力断検出回路を第２図に示す。この
ＰＣＭ入力断検出回路によれば、モノマルチバイブレー
ダ１２のパルス積分作用に基づく時定数を１個の抵抗器
１４と１個のコンデン１す１３により任意に設定し、更
に正側受信ＰＣＭ入力５及び副側受信Ｐ ＣＭ入力６の
２入力ｏ ｒ＜ゲ−Ｉ−１１でのＯＲ論理による信号を
モノマルチハイブレーク１２の信号入力端子１５への入
力信号とすれば、Ｔ＝を時の入力信号の立ち上がりから
次の入力信号の立ち上がりまでの時間またはＴ＝を時の
入力信号の立ち下がりから次の入力信号の立し下がりま
での時間がモノマルチハイブレーク１２の時定数による
出力パルス幅の時間間隔を越えない場合はモノマルチバ
イブレータの信号出力端子１６における出力の論理値は
変化しないが、７’＝を時の入力信号の立ち上がりから
次の入力信号の立ら上がりまでの時間または’１’＝を
時の入力信号の立ち下がりから次の入力信号の立ち下が
りまでの時間がモノマルチバイブレークの時定数による
出力パルス幅の時間間隔を越えた場合はモノマルチパイ
プレークの出力の論理値が変化することを利用してＰＣ
Ｍ入力入力刃出カフ力しＰＣＭ入力断検出を行っていた
。
上述した従来のＰＣＭ入力断検出回路は、モノマルチパ
イプレークを使用しているため、抵抗器及びコンデンサ
を外付けしなければならない。よってこの回路をそのま
まディジタル集積回路化することには適していなかった
。また、抵抗器及びコンデンサの部品定数誤差が存在す
ることにより、ＰＣＭ入力断と認識すべき入力信号の無
変化時間は高精度で設定することが困難であったり、ま
た実現できたとしても高価な抵抗器やコンデンサが必要
であり、経済的に不利であるという欠点を有していた。
イプレークを使用しているため、抵抗器及びコンデンサ
を外付けしなければならない。よってこの回路をそのま
まディジタル集積回路化することには適していなかった
。また、抵抗器及びコンデンサの部品定数誤差が存在す
ることにより、ＰＣＭ入力断と認識すべき入力信号の無
変化時間は高精度で設定することが困難であったり、ま
た実現できたとしても高価な抵抗器やコンデンサが必要
であり、経済的に不利であるという欠点を有していた。
本発明の目的は、このような欠点を除去したＰＣＭ入力
断検出回路を提供することにある。
断検出回路を提供することにある。
本発明のＰＣＭ入力断検出回路は、第１の２入力ＯＲゲ
ートと、第２の２入力ＯＲゲートと、リセット機能を有
するカウンタとから成り、内部クロック及びカウンタの
出力を第２の２入力ＯＲゲートの入力として接続し、正
側受信ＰＣＭと副側受信ＰＣＭを第２の２入力ＯＲの入
力として接続し、第１の２入力ＯＲゲートの出力をカウ
ンタのクロックとして入力し、第２の２入力ＯＲゲート
の出力をカウンタのリセットとして入力し、カウンタの
出力によりＰＣＭ入力断を検出することを特徴としてい
る。
ートと、第２の２入力ＯＲゲートと、リセット機能を有
するカウンタとから成り、内部クロック及びカウンタの
出力を第２の２入力ＯＲゲートの入力として接続し、正
側受信ＰＣＭと副側受信ＰＣＭを第２の２入力ＯＲの入
力として接続し、第１の２入力ＯＲゲートの出力をカウ
ンタのクロックとして入力し、第２の２入力ＯＲゲート
の出力をカウンタのリセットとして入力し、カウンタの
出力によりＰＣＭ入力断を検出することを特徴としてい
る。
本発明は、第１のＯＲゲートと、第２のＯＲゲートと、
１個のリセット機能を有するカウンタとから構成し、モ
ノマルチバイブレークを用いないので、抵抗器及びコン
デンサを必要としない。受信ＰＣＭ入力断とみなす受信
ＰＣＭ入力時間間隔は内部クロックのビット単位で設定
されるので、従来の回路に比べ、精度の高い検出ができ
る。
１個のリセット機能を有するカウンタとから構成し、モ
ノマルチバイブレークを用いないので、抵抗器及びコン
デンサを必要としない。受信ＰＣＭ入力断とみなす受信
ＰＣＭ入力時間間隔は内部クロックのビット単位で設定
されるので、従来の回路に比べ、精度の高い検出ができ
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す図である。
第１の２入力ＯＲゲート２１の入力に内部クロック入力
４及びＰＣＭ入力入力刃出カフ続する。第２の２入力Ｏ
Ｒゲート２０入力に正側受信ＰＣＭ入力５及び副側受信
ＰＣＭ入力６を接続する。リセット機能付きカウンタ３
（以下、単にカウンタという）のクロック入力端子８
に第１のＯＲゲート１の出力を接続する。カウンタ３の
リセット入力端子９に第２のＯＲゲート２の出力を接続
する。
４及びＰＣＭ入力入力刃出カフ続する。第２の２入力Ｏ
Ｒゲート２０入力に正側受信ＰＣＭ入力５及び副側受信
ＰＣＭ入力６を接続する。リセット機能付きカウンタ３
（以下、単にカウンタという）のクロック入力端子８
に第１のＯＲゲート１の出力を接続する。カウンタ３の
リセット入力端子９に第２のＯＲゲート２の出力を接続
する。
本実施例の動作を、第３図のタイムチャートを参照しな
がら説明する。
がら説明する。
受信ＰＣＭ入力が正常なとき、カウンタ３にはクロック
信号として内部クロック信号及びリセット信号として正
側受信ＰＣＭ信号と副側受信ｐｃＭ信号をＯＲ論理とし
たものが入力される。例えば、カウンタ３のリセット動
作論理が論理Ｈ、カウンタ出力の初期値を論理りとした
場合、カウンタ３の出力であるＰＣＭ入力入力刃出カフ
リセット信号が常に論理りである場合、一般にＸ回（Ｘ
はカウンタの段数で決まるカウント値）のカウントで論
理１１となるが、第２の２入力ＯＲケート２に常に受信
ＰＣＭ信号５，６が入力されていれば、カウンタ３には
常にリセットがかけられるのでＰＣＭ入力入力刃出カフ
に論理りとなる。しかし、受信ＰＣＭ入力信号５．６が
入力されない場合、即ちリセット入力端子９に立ち上が
りパルスが入力されない場合、カウンタ３はクロックの
カウントを続け、Ｘ回目にＰＣＭ入力入力刃出カフ理Ｉ
Ｉとなり、この時受信ＰＣＭは入力断状態であるとみな
される。同時に第１の２入力ＯＲゲートｌへの接続によ
り、内部クロック入力４のクロック入力端子８への供給
は遮断される。これは受信ＰＣＭ信号５，６が復帰する
ことにより、カウンタ３はリセットされ、ＰＣＭ入力入
力刃出カフ理■、となり、内部クロック入力４のクロッ
ク入力端子８への供給が再開される。
信号として内部クロック信号及びリセット信号として正
側受信ＰＣＭ信号と副側受信ｐｃＭ信号をＯＲ論理とし
たものが入力される。例えば、カウンタ３のリセット動
作論理が論理Ｈ、カウンタ出力の初期値を論理りとした
場合、カウンタ３の出力であるＰＣＭ入力入力刃出カフ
リセット信号が常に論理りである場合、一般にＸ回（Ｘ
はカウンタの段数で決まるカウント値）のカウントで論
理１１となるが、第２の２入力ＯＲケート２に常に受信
ＰＣＭ信号５，６が入力されていれば、カウンタ３には
常にリセットがかけられるのでＰＣＭ入力入力刃出カフ
に論理りとなる。しかし、受信ＰＣＭ入力信号５．６が
入力されない場合、即ちリセット入力端子９に立ち上が
りパルスが入力されない場合、カウンタ３はクロックの
カウントを続け、Ｘ回目にＰＣＭ入力入力刃出カフ理Ｉ
Ｉとなり、この時受信ＰＣＭは入力断状態であるとみな
される。同時に第１の２入力ＯＲゲートｌへの接続によ
り、内部クロック入力４のクロック入力端子８への供給
は遮断される。これは受信ＰＣＭ信号５，６が復帰する
ことにより、カウンタ３はリセットされ、ＰＣＭ入力入
力刃出カフ理■、となり、内部クロック入力４のクロッ
ク入力端子８への供給が再開される。
以上説明した通り、本発明は、従来のモノマルチハイブ
レークを用いた回路に比べ、抵抗器及びコンデンサを使
用しないので、ディジタル集積回路化が容易であり、更
にＰＣＭパルス入力時間間隔を内部クロックの周波数の
変更やカウンタの段数の変更により内部クロックのビッ
ト幅単位で設定でき、なおかつ従来の回路に比べ高精度
を経済的に得られるという点で大きな効果がある。
レークを用いた回路に比べ、抵抗器及びコンデンサを使
用しないので、ディジタル集積回路化が容易であり、更
にＰＣＭパルス入力時間間隔を内部クロックの周波数の
変更やカウンタの段数の変更により内部クロックのビッ
ト幅単位で設定でき、なおかつ従来の回路に比べ高精度
を経済的に得られるという点で大きな効果がある。
第１図は本発明のＰＣＭ入力断検出回路の一実施例の回
路構成図、 第２図は従来のモノマルチパイプレークを用いたｌ）Ｃ
Ｍ入力断検出回路の構成図、 第３図は第１図の実施例の動作を示すタイムチャートで
ある。 ■・・・・・第１の２入力ＯＲゲート ２・・・・・第２の２入力ＯＲゲー１へ３・・・・・リ
セット機能付きカウンタ４・・・・・内部クロック入力 ５ ・ ６ ・ ８ ・ ９ ・ １０・ １１・ １２・ １５・
路構成図、 第２図は従来のモノマルチパイプレークを用いたｌ）Ｃ
Ｍ入力断検出回路の構成図、 第３図は第１図の実施例の動作を示すタイムチャートで
ある。 ■・・・・・第１の２入力ＯＲゲート ２・・・・・第２の２入力ＯＲゲー１へ３・・・・・リ
セット機能付きカウンタ４・・・・・内部クロック入力 ５ ・ ６ ・ ８ ・ ９ ・ １０・ １１・ １２・ １５・
Claims (1)
- （１）第１の２入力ＯＲゲートと、第２の２入力ＯＲゲ
ートと、リセット機能を有するカウンタとから成り、内
部クロック及びカウンタの出力を第２の２入力ＯＲゲー
トの入力として接続し、正側受信ＰＣＭと副側受信ＰＣ
Ｍを第２の２入力ＯＲの入力として接続し、第１の２入
力ＯＲゲートの出力をカウンタのクロックとして入力し
、第２の２入力ＯＲゲートの出力をカウンタのリセット
として入力し、カウンタの出力によりＰＣＭ入力断を検
出することを特徴とするＰＣＭ入力断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271857A JPH02117246A (ja) | 1988-10-27 | 1988-10-27 | Ｐｃｍ入力断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271857A JPH02117246A (ja) | 1988-10-27 | 1988-10-27 | Ｐｃｍ入力断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117246A true JPH02117246A (ja) | 1990-05-01 |
Family
ID=17505853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271857A Pending JPH02117246A (ja) | 1988-10-27 | 1988-10-27 | Ｐｃｍ入力断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02117246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537573A (ja) * | 1991-07-29 | 1993-02-12 | Nec Corp | データ断検出回路 |
-
1988
- 1988-10-27 JP JP63271857A patent/JPH02117246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537573A (ja) * | 1991-07-29 | 1993-02-12 | Nec Corp | データ断検出回路 |
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