JPH02119172A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPH02119172A JPH02119172A JP1245104A JP24510489A JPH02119172A JP H02119172 A JPH02119172 A JP H02119172A JP 1245104 A JP1245104 A JP 1245104A JP 24510489 A JP24510489 A JP 24510489A JP H02119172 A JPH02119172 A JP H02119172A
- Authority
- JP
- Japan
- Prior art keywords
- film
- well region
- conductivity type
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、更に詳しくは相補
型絶縁ゲート電界効果トランジスタを構成する半導体集
積回路装置の製造技術に関する。
型絶縁ゲート電界効果トランジスタを構成する半導体集
積回路装置の製造技術に関する。
従来のＣＭＯ８ＩＣプロセスとしては、Ｎ型シリコン基
板の表面にＰ型ウェル領域を形成した後。
板の表面にＰ型ウェル領域を形成した後。
このＰ型ウェル領域に位置合せしてＮ型及びＰ型のチャ
ンネルストッパ領域を形成し、さらに選択酸化処理によ
りフィールド５ｉｎ２膜を形成するものがある。このよ
うなプロセスは例えば本願出願人と同一出願人によって
出願された特開昭５３−６２４８７号公報によって知ら
れている。ところが、かかる公報に記載された発明によ
ればＰ型ウェル領域に対してチャンネルストッパーを位
置合せして形成するために特別のマスク合せ工程が８以
下余白 要とされる問題点がある。
ンネルストッパ領域を形成し、さらに選択酸化処理によ
りフィールド５ｉｎ２膜を形成するものがある。このよ
うなプロセスは例えば本願出願人と同一出願人によって
出願された特開昭５３−６２４８７号公報によって知ら
れている。ところが、かかる公報に記載された発明によ
ればＰ型ウェル領域に対してチャンネルストッパーを位
置合せして形成するために特別のマスク合せ工程が８以
下余白 要とされる問題点がある。
本発明の目的は、上記問題点を解決した新規な半導体装
置の製法を提供することＫある。
置の製法を提供することＫある。
本発明による製法は、半導体基板の表面に導電型の異な
る領域を自己整合的に形成することを特徴とするもので
、以下、添付図面に示す実施例について詳述する。
る領域を自己整合的に形成することを特徴とするもので
、以下、添付図面に示す実施例について詳述する。
第１ａ図乃至第１０図は、本発明の一実施例による０Ｍ
Ｏ８ＩＣの製造工程を示すもので、各々の図に対応する
（ａＪ〜（０）の各工程は次の通りである。
Ｏ８ＩＣの製造工程を示すもので、各々の図に対応する
（ａＪ〜（０）の各工程は次の通りである。
（１）例えば（１００）の結晶方位を呈する比抵抗１０
ΩαのＮ−型シリコンからなる半導体基板１０を用意し
た後、この基板１００表面に熱酸化法により約３００Ａ
の厚さのＳｉｎ、膜１１を形成する。そして、Ｓｉｎ、
膜１１上にはＣＶＤ法などによりＳｉ３Ｎ４膜１２を被
着した後、このＳｉ、Ｎ４膜１２を所定のＮ型ウェル形
成パターンに対応して選択的にエッチ除去する。エツチ
ング液は熱リン酸が用いられる。他の方法としてはプラ
ズマエチな用いてもよい。このとき、Ｓｉｎ、膜１１は
エツチングストッパーとして役立つ。次に、残存するＳ
ｉ、Ｎ４膜１２をマスクとして、例えば矢印で示す如く
ヒ素イオンを基板表面内に選択的にイオン打込みし、イ
オン打込み領域１３Ａを形成する。すなわち、イオン打
込みは基板１０の主面全体に施される。しかしながら、
Ｓｉ、Ｎ４膜１２が形成された基板１０表面内にはヒ素
イオンが達しない。このため基板１０内にはＳｉ、Ｎ４
膜１２によって規定されたイオン打込み領域１３Ａが形
成される。打込みエネルギーは１２５ＫｅＶ、イオンの
ドーズ量は１．３ Ｘ １０” ａｔｏｉｎｓ ／（７
／（が好ましい。
ΩαのＮ−型シリコンからなる半導体基板１０を用意し
た後、この基板１００表面に熱酸化法により約３００Ａ
の厚さのＳｉｎ、膜１１を形成する。そして、Ｓｉｎ、
膜１１上にはＣＶＤ法などによりＳｉ３Ｎ４膜１２を被
着した後、このＳｉ、Ｎ４膜１２を所定のＮ型ウェル形
成パターンに対応して選択的にエッチ除去する。エツチ
ング液は熱リン酸が用いられる。他の方法としてはプラ
ズマエチな用いてもよい。このとき、Ｓｉｎ、膜１１は
エツチングストッパーとして役立つ。次に、残存するＳ
ｉ、Ｎ４膜１２をマスクとして、例えば矢印で示す如く
ヒ素イオンを基板表面内に選択的にイオン打込みし、イ
オン打込み領域１３Ａを形成する。すなわち、イオン打
込みは基板１０の主面全体に施される。しかしながら、
Ｓｉ、Ｎ４膜１２が形成された基板１０表面内にはヒ素
イオンが達しない。このため基板１０内にはＳｉ、Ｎ４
膜１２によって規定されたイオン打込み領域１３Ａが形
成される。打込みエネルギーは１２５ＫｅＶ、イオンの
ドーズ量は１．３ Ｘ １０” ａｔｏｉｎｓ ／（７
／（が好ましい。
（ｂ）次に、基板１０表面を熱酸化し、Ｓｉ、Ｎ４膜１
２によって規定された約１１０ＯＡの淳さのＳｉｎ、膜
１４を形成すると共に、このときの熱処理によりイオン
打込み領域１３Ａ中のヒ素イオンを活性化且つ再分布さ
せてＮ−型ウェル領域１３をＳｉｎ、膜１４の下の基板
１０表面内に形成する。
２によって規定された約１１０ＯＡの淳さのＳｉｎ、膜
１４を形成すると共に、このときの熱処理によりイオン
打込み領域１３Ａ中のヒ素イオンを活性化且つ再分布さ
せてＮ−型ウェル領域１３をＳｉｎ、膜１４の下の基板
１０表面内に形成する。
この結果、Ｎ−型ウェル領域１３はＳｉｎ、膜１４に自
己整合した関係において形成される。このＮ−型ウェル
領域の一部はチャンネルストッパートシての役目をはた
すために形成される。
己整合した関係において形成される。このＮ−型ウェル
領域の一部はチャンネルストッパートシての役目をはた
すために形成される。
（ｃ）Ｓｉ３Ｎ４１漠１２を除去した後、膜厚差を利用
した不純物導入が行なわれる。すなわち、厚いＳｉｎ、
膜１４を通さないが薄いＳｉｎ！膜１１を通すようなエ
ネルギー例えば５５ＫｅＶのエネルギーで例えばＩ３Ｆ
、イオンを選択的に基板１０表面内に打込み、イオン打
込み領域１５Ａを形成する。
した不純物導入が行なわれる。すなわち、厚いＳｉｎ、
膜１４を通さないが薄いＳｉｎ！膜１１を通すようなエ
ネルギー例えば５５ＫｅＶのエネルギーで例えばＩ３Ｆ
、イオンを選択的に基板１０表面内に打込み、イオン打
込み領域１５Ａを形成する。
すなわちＳｉｎ、膜１４によって規定されたイオン打込
み領域が選択的に形成される。このときのイオンのドー
ズ量は３．８Ｘ１０電” ａ ｔｏｍｓ ／にＪが好ま
しい。
み領域が選択的に形成される。このときのイオンのドー
ズ量は３．８Ｘ１０電” ａ ｔｏｍｓ ／にＪが好ま
しい。
（ｄ１次に、Ｎ７等の不活性ガス雰囲気中で例えば１２
０６℃で６時間の熱処理を行なうことによりイオン打込
み領域１５Ａ中のイオンを活性化且つ再分布させてＰ−
型ウェル領域１５を形成する。
０６℃で６時間の熱処理を行なうことによりイオン打込
み領域１５Ａ中のイオンを活性化且つ再分布させてＰ−
型ウェル領域１５を形成する。
このとき、Ｐ−型ウェル領域１５はＮ−型フェル領域１
３に自己整合した形で形成される。この後、約１４０
ＯＡの厚さの新らたなＳｉ、Ｎ４をデポジットし、その
不要部を選択的にエッチ除去することによりアクティブ
領域配置パターンに対応した５ｉｓＮ４膜１６ａ、１６
ｂ、１６ｃを残存させる。
３に自己整合した形で形成される。この後、約１４０
ＯＡの厚さの新らたなＳｉ、Ｎ４をデポジットし、その
不要部を選択的にエッチ除去することによりアクティブ
領域配置パターンに対応した５ｉｓＮ４膜１６ａ、１６
ｂ、１６ｃを残存させる。
（ｅｌｓｉ、Ｎ４膜１６ｂとＳｉｎ、膜１４およびＳｉ
、Ｎ、膜１６ＣとをマスクとしてＰ−型ウェル領域１５
表面内に選択的にＢＦ、イオンを打込み、チャンネルス
トッパ用イオン打込み領域１７Ａを形成する。この時の
イオン打込みエネルギーは５ＱＩ（ｅＶ、イオンのドー
ズ量は４Ｘ１０”ａｔｏｍｓ／ＣｒＩが好ましい。
、Ｎ、膜１６ＣとをマスクとしてＰ−型ウェル領域１５
表面内に選択的にＢＦ、イオンを打込み、チャンネルス
トッパ用イオン打込み領域１７Ａを形成する。この時の
イオン打込みエネルギーは５ＱＩ（ｅＶ、イオンのドー
ズ量は４Ｘ１０”ａｔｏｍｓ／ＣｒＩが好ましい。
（ｆ）次に、Ｓｉ、Ｎ４膜１６ａ、１６１）、１６ｃを
マスクとして基板表面を選択的に熱酸化して約１μｍの
厚さのフィールドＳ ｉ Ｏ，膜１８を形成すると共に
、このときの熱処理によりイオン打込領域１７Ａ中のイ
オンを活性化且つ再分布させてチャンネルストッパー用
Ｐ型領域１７を形成すると同時にＮ−型ウェル領域１３
の不純物（ヒ素）をフィールドＳｉｎ、膜１８の下で引
伸し拡散してチャンネルストッパー用Ｎ−型領域１９を
形成する。
マスクとして基板表面を選択的に熱酸化して約１μｍの
厚さのフィールドＳ ｉ Ｏ，膜１８を形成すると共に
、このときの熱処理によりイオン打込領域１７Ａ中のイ
オンを活性化且つ再分布させてチャンネルストッパー用
Ｐ型領域１７を形成すると同時にＮ−型ウェル領域１３
の不純物（ヒ素）をフィールドＳｉｎ、膜１８の下で引
伸し拡散してチャンネルストッパー用Ｎ−型領域１９を
形成する。
この結果、フィールドＳｉｎ、膜１８の下には、Ｎ−型
ウェル領域１３に自己整合した形でチャンネルスト、パ
ー用Ｎ−型領域１９が形成されると共に、Ｎ−型ウェル
領域１３及びＰ−型ウェル領域１５に自己整合した形で
チャンネルストッパー用Ｐ型領域１７が形成され、しか
もこれらの領域１７゜１９はフィールドＳｉｎ、膜１８
にも自己整合した形で形成される。
ウェル領域１３に自己整合した形でチャンネルスト、パ
ー用Ｎ−型領域１９が形成されると共に、Ｎ−型ウェル
領域１３及びＰ−型ウェル領域１５に自己整合した形で
チャンネルストッパー用Ｐ型領域１７が形成され、しか
もこれらの領域１７゜１９はフィールドＳｉｎ、膜１８
にも自己整合した形で形成される。
（ｇｌｓ！３Ｎ４膜１６ａ、１６ｂ及びこれらの下のＳ
ｉｎ、膜をフィールドＳｉｎ、膜１８をマスクとする選
択的エッチ処理により除去してアクティブ領域配置用の
孔１８ａ、ｔａｂ、１８ｃをフィールド５ｉｎ１膜１８
に設ける。
ｉｎ、膜をフィールドＳｉｎ、膜１８をマスクとする選
択的エッチ処理により除去してアクティブ領域配置用の
孔１８ａ、ｔａｂ、１８ｃをフィールド５ｉｎ１膜１８
に設ける。
（１リフイールドＳｉｎ、膜１８の孔１８ａ、１８ｂ。
１８ｃ内のＮ−型ウェル領域１３およびＰ−型ウェル領
域１５の表面を熱酸化して約４０ＯＡの厚さにゲートＳ
ｉｎ、膜２０，２１ａ、２１ｂを形成する。その上に （ｉ） Ｓ ｉ Ｏ，膜１８，２０．２１ａ、２１ｂ上
に約３５０ＯＡの厚さの多結晶シリコン層をＣＶＤ法に
よりデポジットし、これにリンをドープして低抵抗化し
た後、さらにこの低抵抗化されたポリ８ｉをパターンニ
ングしてゲート電極層２２及び２３を形成する。
域１５の表面を熱酸化して約４０ＯＡの厚さにゲートＳ
ｉｎ、膜２０，２１ａ、２１ｂを形成する。その上に （ｉ） Ｓ ｉ Ｏ，膜１８，２０．２１ａ、２１ｂ上
に約３５０ＯＡの厚さの多結晶シリコン層をＣＶＤ法に
よりデポジットし、これにリンをドープして低抵抗化し
た後、さらにこの低抵抗化されたポリ８ｉをパターンニ
ングしてゲート電極層２２及び２３を形成する。
（ｊｌゲート電極層２２ 、、２３０表面および露出し
たＮ−型ウェル領域とＰ−型ウェル領域の表面を熱酸化
してＳｉｎ、膜２４でおおう。
たＮ−型ウェル領域とＰ−型ウェル領域の表面を熱酸化
してＳｉｎ、膜２４でおおう。
（１０基板上面にＳｉ、Ｎ４膜２５をデポジットする。
このＳＩ、Ｎ４膜２５の厚さは５００八程度がよい。
（１） Ｓ ｌ ｓ Ｎ＜ Ｉｔｓ ２５上面Ｋ ＣＶ
Ｄ法により厚さ３０００Ａの５ｉｎ２膜２６を形成す
る。このＳｉｎ。
Ｄ法により厚さ３０００Ａの５ｉｎ２膜２６を形成す
る。このＳｉｎ。
膜を選択的にエツチング除去してＰチャンネルＭＯＳト
ランジスタのソースおよびドレイン領域を形成すべきＮ
−型ウェル領域１３上のＳｉ、Ｎ４膜２５を露出させる
。しかる後、イオン打込処理によりゲート部（ゲート電
極層２２及びその下のゲ−）Ｓｉｎ、膜２０）に自己整
合した形のＰ＋型イオン打込み領域４０Ａ及びＰ＋型イ
オン打込み領域４１ＡをＮ−型ウェル領域１３内に形成
する。
ランジスタのソースおよびドレイン領域を形成すべきＮ
−型ウェル領域１３上のＳｉ、Ｎ４膜２５を露出させる
。しかる後、イオン打込処理によりゲート部（ゲート電
極層２２及びその下のゲ−）Ｓｉｎ、膜２０）に自己整
合した形のＰ＋型イオン打込み領域４０Ａ及びＰ＋型イ
オン打込み領域４１ＡをＮ−型ウェル領域１３内に形成
する。
この時の不純物イオンはポロンが用いられる。また、イ
オン打込みエネルギーは３０１（ｅＶであり、イオン打
込みドーズ量は３ Ｘ １０” ａｔｏｍｓ ／（ｉで
ある。
オン打込みエネルギーは３０１（ｅＶであり、イオン打
込みドーズ量は３ Ｘ １０” ａｔｏｍｓ ／（ｉで
ある。
（＋ｒ）ＳｉＯｔ膜２Ｇを残した状態で再びＣＶＤ法に
よりＳｉ、Ｎ、膜２５上面に厚さ３０００ＡのＳｉｎ。
よりＳｉ、Ｎ、膜２５上面に厚さ３０００ＡのＳｉｎ。
膜２７をデポジットする。そして、このＳｉｎ、膜２７
およびその下のＳｉｎ、膜２６を選択的にエツチング除
去してＮチャンネルＭＯＳトランジスタのソースおよび
ドレイン領域を形成すべきＰ−型ウェル領域１５上のＳ
ｉ、Ｎ４膜２５を露出させる。
およびその下のＳｉｎ、膜２６を選択的にエツチング除
去してＮチャンネルＭＯＳトランジスタのソースおよび
ドレイン領域を形成すべきＰ−型ウェル領域１５上のＳ
ｉ、Ｎ４膜２５を露出させる。
しかる後、イオン打込処理によりゲート部（ゲート電極
層２３及びその下のゲートＳｉＯ，膜２１ａ）に自己整
合した形のＮ＋型イオン打込み領域４２Ａ及びＮ＋型イ
オン打込み領域４３ＡをＰ−型ウェル領域１５内に形成
する。この時の不純物イオンはリンが用いられる。また
、イオン打込みエネルギーは８ＱＩ（ｅＶであり、イオ
ン打込みドーズ量は８ Ｘ １０” ａｔｏｍｓ ／ｄ
である。
層２３及びその下のゲートＳｉＯ，膜２１ａ）に自己整
合した形のＮ＋型イオン打込み領域４２Ａ及びＮ＋型イ
オン打込み領域４３ＡをＰ−型ウェル領域１５内に形成
する。この時の不純物イオンはリンが用いられる。また
、イオン打込みエネルギーは８ＱＩ（ｅＶであり、イオ
ン打込みドーズ量は８ Ｘ １０” ａｔｏｍｓ ／ｄ
である。
（ｎ） Ｓ ｉ ＯＨ膜２７．２６を除去し、さら１ｃ
ｓｉ、Ｎ。
ｓｉ、Ｎ。
膜２５を除去する。しかる後、基板ｌＯ上面に厚さ６０
００ＡのＰＳＧ（リンケイ酸ガラス）膜２８を被着する
。しかる後、Ｎｔ雰囲気中で熱処理し、イオン打込み領
域４０Ａ、４１Ａ、４２Ａおよび４３Ａ中の不純物を活
性化し、引伸し拡散する。この結果、Ｐ十型ソース領域
４０．Ｐ＋型ドレイン領域４１．Ｎ＋型ドレイン領域４
２およびＮ＋型ソース領域４３が所望の深さに形成され
る。なお、Ｎ十型領域４４は他のＮチャンネルＭＯ８）
ランリスタのソース領域もしくはドレイン領域を示す。
００ＡのＰＳＧ（リンケイ酸ガラス）膜２８を被着する
。しかる後、Ｎｔ雰囲気中で熱処理し、イオン打込み領
域４０Ａ、４１Ａ、４２Ａおよび４３Ａ中の不純物を活
性化し、引伸し拡散する。この結果、Ｐ十型ソース領域
４０．Ｐ＋型ドレイン領域４１．Ｎ＋型ドレイン領域４
２およびＮ＋型ソース領域４３が所望の深さに形成され
る。なお、Ｎ十型領域４４は他のＮチャンネルＭＯ８）
ランリスタのソース領域もしくはドレイン領域を示す。
（ｏ） Ｐ Ｓ Ｇ膜２８およびその下のＳｉｎ、膜２
４を選択的にエツチングすることＫよってコンタクト孔
を形成した後、Ａ７等の電極金属を蒸着し、適宜パター
ンニングすることにより電極（または配線層）２９，３
０．３１．３２を形成する。ここで、電極層３１はＮチ
ャンネルＭＯ８型ＦＥＴのソース領域４３にオーミック
接触するもので、通常、接地される。また、電極層３０
はＮチャンネルＭＯ８型Ｆ Ｅ Ｔのドレイン領域４２
とＰチャンネルＭＯ８型ＦＥＴのドレイン領域４１とを
相互接続するもので、出力端子となるものである。さら
に、電極層２９はＰチャンネルＭＯ８型ＰＥＴのソース
領域４０にオーミック接触するもので、動作電圧源に接
続される。なお、ゲート電極層２２及び３３は図示しな
い部分で一体になっており、これには入力端子が接続さ
れる。このような接続関係によっ【、上記したＰチャン
ネルＭＯ８型Ｆ Ｅ ＴとＮチャンネルＭＯ８型ＰＥＴ
とはインバータ回路を構成する。なお、このような接続
関係は単なる一実施例であり、本発明を何等制限するも
のではない。
４を選択的にエツチングすることＫよってコンタクト孔
を形成した後、Ａ７等の電極金属を蒸着し、適宜パター
ンニングすることにより電極（または配線層）２９，３
０．３１．３２を形成する。ここで、電極層３１はＮチ
ャンネルＭＯ８型ＦＥＴのソース領域４３にオーミック
接触するもので、通常、接地される。また、電極層３０
はＮチャンネルＭＯ８型Ｆ Ｅ Ｔのドレイン領域４２
とＰチャンネルＭＯ８型ＦＥＴのドレイン領域４１とを
相互接続するもので、出力端子となるものである。さら
に、電極層２９はＰチャンネルＭＯ８型ＰＥＴのソース
領域４０にオーミック接触するもので、動作電圧源に接
続される。なお、ゲート電極層２２及び３３は図示しな
い部分で一体になっており、これには入力端子が接続さ
れる。このような接続関係によっ【、上記したＰチャン
ネルＭＯ８型Ｆ Ｅ ＴとＮチャンネルＭＯ８型ＰＥＴ
とはインバータ回路を構成する。なお、このような接続
関係は単なる一実施例であり、本発明を何等制限するも
のではない。
以上のように、本発明の方法によれば、酸化膜厚の差を
利用することによりＮ型ウェル領域に対して自己整一金
的にＰ型ウェル領域を形成するので特別のマスク合せ作
業が不要なこと、また、Ｐ。
利用することによりＮ型ウェル領域に対して自己整一金
的にＰ型ウェル領域を形成するので特別のマスク合せ作
業が不要なこと、また、Ｐ。
Ｎの各チャンネルのＭＯＳトランジスタはそれぞれＮ、
Ｐの各ウェル領域に形成されるのでＶＴｌｌ等の特性が
基板の不純物濃度によって直接的に支配されないことな
どの優れた作用効果が得られる。
Ｐの各ウェル領域に形成されるのでＶＴｌｌ等の特性が
基板の不純物濃度によって直接的に支配されないことな
どの優れた作用効果が得られる。
その上、Ｐ、Ｎの各ウェル領域と各々に対応するチャン
ネルストッパ領域とが自己整合的に形成されると共に各
チャンネルストッパ領域とフィールドＳ ｉ Ｏ，膜（
分離用絶縁膜）とが自己整合的に形成されるので、これ
らの点に関しても本来ならば必要であるマスク合せ作業
が不要となり、プロセスの簡単化の観点から有益である
。そして、上記のようＫいくつかのマスク合せ作業が不
要になるということはそれに対応して基板上にマスク合
せ余裕を設けなくてよいことを意味するから、本発明に
よる製法が高集積度の０ＭＯ８ＩＣを実現するのに好適
なものであることは明らかである。
ネルストッパ領域とが自己整合的に形成されると共に各
チャンネルストッパ領域とフィールドＳ ｉ Ｏ，膜（
分離用絶縁膜）とが自己整合的に形成されるので、これ
らの点に関しても本来ならば必要であるマスク合せ作業
が不要となり、プロセスの簡単化の観点から有益である
。そして、上記のようＫいくつかのマスク合せ作業が不
要になるということはそれに対応して基板上にマスク合
せ余裕を設けなくてよいことを意味するから、本発明に
よる製法が高集積度の０ＭＯ８ＩＣを実現するのに好適
なものであることは明らかである。
さらｋ、本発明の具体的方法によれば工程（ｋ）の段階
で８ｉ、Ｎ４膜を形成した点に大きな特徴を有している
。すなわち、このＳｉ、Ｎ４膜の存在により工程（１）
および工８＆四の段階でＳｉｎ、膜２６゜２７を選択的
にエツチングする際にフィールドＳｉｎ、膜１８がエッ
チされることがない。このため、フィールドＳｉｎ、膜
１８に段差が生ずることがないから配線層の段切れが全
く生じなくなる。
で８ｉ、Ｎ４膜を形成した点に大きな特徴を有している
。すなわち、このＳｉ、Ｎ４膜の存在により工程（１）
および工８＆四の段階でＳｉｎ、膜２６゜２７を選択的
にエツチングする際にフィールドＳｉｎ、膜１８がエッ
チされることがない。このため、フィールドＳｉｎ、膜
１８に段差が生ずることがないから配線層の段切れが全
く生じなくなる。
本発明の方法によれば耐酸化膜とし７Ｓｉ、Ｎ４膜１２
が単独で用いられているが何等これに限定されるもので
はなく多結晶シリコン膜の上にＳ ｉ、Ｎ４膜が形成さ
れた多層膜としてもよい。そして特にこの多結晶シリコ
ン膜の一部を配線あるいは電極としてそのまま残してお
〜・てもよい。
が単独で用いられているが何等これに限定されるもので
はなく多結晶シリコン膜の上にＳ ｉ、Ｎ４膜が形成さ
れた多層膜としてもよい。そして特にこの多結晶シリコ
ン膜の一部を配線あるいは電極としてそのまま残してお
〜・てもよい。
第１ａ図乃至第１０図は、本発明の一実施例による０Ｍ
Ｏ８ＩＣの装造工程を示す基板断面図である。 １０・・・半導体基板、１１．１４・・・５ｉｎ２膜、
１２．１６ａ 、１６ｂ、 １６ｃ・−８ｉ、Ｎ４膜、
１３・・・Ｎ−型ウェル領域、１５・・・Ｐ−型ウェル
領域、１７・・・チャンネルストッパ用Ｐ型領域、１８
・・・フィー／’ ）’ Ｓ ｉ Ｏｘ Ｉｌｌ ９・
・・チャンネルストッパ用Ｎ型領域、２５・・・Ｓ ｉ
、 Ｎ４膜、２８・・・ＰＳＯ膜。 第 図 ／２ 第 図 第 図 第 図 第 図 第 因 第 を 図 第 図 第 Ｊ 図 第 図 第 ！ 因
Ｏ８ＩＣの装造工程を示す基板断面図である。 １０・・・半導体基板、１１．１４・・・５ｉｎ２膜、
１２．１６ａ 、１６ｂ、 １６ｃ・−８ｉ、Ｎ４膜、
１３・・・Ｎ−型ウェル領域、１５・・・Ｐ−型ウェル
領域、１７・・・チャンネルストッパ用Ｐ型領域、１８
・・・フィー／’ ）’ Ｓ ｉ Ｏｘ Ｉｌｌ ９・
・・チャンネルストッパ用Ｎ型領域、２５・・・Ｓ ｉ
、 Ｎ４膜、２８・・・ＰＳＯ膜。 第 図 ／２ 第 図 第 図 第 図 第 図 第 因 第 を 図 第 図 第 Ｊ 図 第 図 第 ！ 因
Claims (1)
- １、半導体基板の表面上に第１の耐酸化性被膜を選択的
に配置する工程と、前記第１の耐酸化性被膜をマスクと
する選択的不純物導入処理により前記基板表面に第１導
電型の不純物を導入する工程と、前記第１の耐酸化性被
膜をマスクとする選択的酸化処理により前記第１導電型
の不純物が導入された基板表面に酸化物膜を形成する工
程と、前記第１の耐酸化性被膜を除去した後前記酸化物
膜をマスクとする選択的不純物導入処理により前記基板
表面に前記第１導電型とは逆の第２導電型の不純物を導
入する工程と、前記導入された第１導電型及び第２導電
型の不純物を拡散して第１導電型の第１のウェル領域及
び第２導電型の第２のウェル領域を形成する工程と、前
記第１及び第２のウェル領域上それぞれに不純物導入用
マスクとなる被膜を選択的に配置する工程と、前記酸化
物膜及び前記被膜をマスクとする選択的不純物導入処理
により前記第２のウェル領域表面に第２導電型で且つ前
記第２のウェル領域よりも不純物濃度の高い不純物を導
入する工程と、前記第２導電型の不純物が導入された前
記第２のウエル領域表面を選択的に酸化処理することに
よりフィールド酸化物膜を形成する工程とを有すること
を特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245104A JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245104A JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049680A Division JPS56118366A (en) | 1980-02-22 | 1980-02-22 | Preparation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119172A true JPH02119172A (ja) | 1990-05-07 |
| JPH0583194B2 JPH0583194B2 (ja) | 1993-11-25 |
Family
ID=17128674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245104A Granted JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119172A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520496A (en) * | 1978-07-20 | 1980-02-13 | Exxon Research Engineering Co | Method and apparatus for testing set pressure of value |
-
1989
- 1989-09-22 JP JP1245104A patent/JPH02119172A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520496A (en) * | 1978-07-20 | 1980-02-13 | Exxon Research Engineering Co | Method and apparatus for testing set pressure of value |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583194B2 (ja) | 1993-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2510751B2 (ja) | 単一集積回路チップ上に高電圧及び低電圧ｃｍｏｓトランジスタを形成するためのプロセス | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| JPS62174966A (ja) | 半導体装置の製造方法 | |
| JP3181695B2 (ja) | Ｓｏｉ基板を用いた半導体装置の製造方法 | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| EP0274217A1 (en) | Method of producing a semiconductor device | |
| JPH05865B2 (ja) | ||
| JPS6360549B2 (ja) | ||
| JPS5843912B2 (ja) | 半導体集積回路装置の製造方法 | |
| US5780347A (en) | Method of forming polysilicon local interconnects | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPS6380560A (ja) | 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法 | |
| JP3257317B2 (ja) | 半導体装置の製造方法 | |
| JPH02119172A (ja) | 半導体装置の製法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPS63119250A (ja) | 半導体装置の製法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPS5817656A (ja) | 半導体装置の製造方法 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH04260331A (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPS6046546B2 (ja) | 半導体装置の製造方法 | |
| JPH07142593A (ja) | 半導体装置の製造方法 | |
| JPH04360539A (ja) | 半導体装置の製造方法 |