JPS5817656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5817656A JPS5817656A JP56115068A JP11506881A JPS5817656A JP S5817656 A JPS5817656 A JP S5817656A JP 56115068 A JP56115068 A JP 56115068A JP 11506881 A JP11506881 A JP 11506881A JP S5817656 A JPS5817656 A JP S5817656A
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は相補型絶縁ゲート電界効果半導体装置環の半導
体装置、例えばインバータ、ＮＡＮＤゲート回路用とし
て好適なＯＭＯＳ （ｃｏｍｐｌｅ−ｍｅｎｔａｒｙ
ＭＯＳ ）の製造方法に関するものである。
体装置、例えばインバータ、ＮＡＮＤゲート回路用とし
て好適なＯＭＯＳ （ｃｏｍｐｌｅ−ｍｅｎｔａｒｙ
ＭＯＳ ）の製造方法に関するものである。
この種の０ＭＯ８を製造するには一般に、Ｐ型ウェルを
決める８ｉ０．マスクをフォトエツチングによってＮ型
シリコン基板の表面に形成し、しかる後に上記Ｓｉｎ、
マスクの存在しない領域にボロンを導入してＰ型ウェル
を形成し、次いで能動領域を決めるための窒化シリコン
膜を被着した状態で選択酸化を施すことｋよって、Ｐ型
ウェルの周辺部からＮ型シリコンにかけて素子分離用の
フィールド８１０を膜を選択的に成長せしめている。し
かしながらこの方法では、上記窒化シリコン膜からなる
耐酸化マスクをフォトエツチングで所定パターンに加工
する際、このフォトエツチングに使用するフォトマスク
の合せガイドして、Ｐ型ウェルとＮ型シリコンとの境界
域上にて上記Ｓｉｎ、マスクの形状に対応した段差を基
板上圧設ける必要がある。例えば、Ｐ型ウェルの形成時
にウェル上に成長する５ｔＯ１膜と上記Ｓｉｎ、マスク
との境界域に生じる基板の段差を利用して、基板表面の
Ｓｉｎ、をすべてエツチングで除去した後の表面酸化で
一底長させたＳｔＯ，膜に基板の段差に対応した段差を
設け、この段差を合せガイドとして用りることかある。
決める８ｉ０．マスクをフォトエツチングによってＮ型
シリコン基板の表面に形成し、しかる後に上記Ｓｉｎ、
マスクの存在しない領域にボロンを導入してＰ型ウェル
を形成し、次いで能動領域を決めるための窒化シリコン
膜を被着した状態で選択酸化を施すことｋよって、Ｐ型
ウェルの周辺部からＮ型シリコンにかけて素子分離用の
フィールド８１０を膜を選択的に成長せしめている。し
かしながらこの方法では、上記窒化シリコン膜からなる
耐酸化マスクをフォトエツチングで所定パターンに加工
する際、このフォトエツチングに使用するフォトマスク
の合せガイドして、Ｐ型ウェルとＮ型シリコンとの境界
域上にて上記Ｓｉｎ、マスクの形状に対応した段差を基
板上圧設ける必要がある。例えば、Ｐ型ウェルの形成時
にウェル上に成長する５ｔＯ１膜と上記Ｓｉｎ、マスク
との境界域に生じる基板の段差を利用して、基板表面の
Ｓｉｎ、をすべてエツチングで除去した後の表面酸化で
一底長させたＳｔＯ，膜に基板の段差に対応した段差を
設け、この段差を合せガイドとして用りることかある。
或いは、Ｐ型ウェルの形成後に、上記ｓｉｏ、マスクを
そのまま残して表面酸化を施すことによりズ、この表面
酸化で成長させたウェル上の８ｉ０．膜と８ｉ０．マス
クとの境界域に段差を設けることも考えられる。
そのまま残して表面酸化を施すことによりズ、この表面
酸化で成長させたウェル上の８ｉ０．膜と８ｉ０．マス
クとの境界域に段差を設けることも考えられる。
しかし、匹ずれにしても、合せガイドとしての段差を設
ける工程（即ち、上記した８ｉ０．エツチング及び表面
酸化工程、或いは表面酸化工程）が必要であるから、工
数が増え、作業性の面で不利であることが分った。しか
も、上記したような８ｉ０．自体の段差は、言い換えれ
ば、Ｐ型つェル上の８１０．膜とＮ型シリコン上の８ｉ
０．膜との膜厚差に基くものであるから、次の選択酸化
時に成長するフィールド８１０＠膜のうち、耐酸化マス
クの周辺下に食込むバードビーク部分の食込み量がｐＨ
ウェル上とＮ型シリコン上とで異なるととＫなる。この
丸めに１食込み量の大きい側では、それだけ能動領域の
実効面積が狭くなるから、予めその食込み量を見越して
耐酸化マスクパターンを広めにしておく必要があり、集
積度を高める上で限界があることも分った。
ける工程（即ち、上記した８ｉ０．エツチング及び表面
酸化工程、或いは表面酸化工程）が必要であるから、工
数が増え、作業性の面で不利であることが分った。しか
も、上記したような８ｉ０．自体の段差は、言い換えれ
ば、Ｐ型つェル上の８１０．膜とＮ型シリコン上の８ｉ
０．膜との膜厚差に基くものであるから、次の選択酸化
時に成長するフィールド８１０＠膜のうち、耐酸化マス
クの周辺下に食込むバードビーク部分の食込み量がｐＨ
ウェル上とＮ型シリコン上とで異なるととＫなる。この
丸めに１食込み量の大きい側では、それだけ能動領域の
実効面積が狭くなるから、予めその食込み量を見越して
耐酸化マスクパターンを広めにしておく必要があり、集
積度を高める上で限界があることも分った。
従って、本発明の目的は、特に、Ｐチャネル及びＮチャ
ネルの各Ｉ Ｇ Ｆ ＥＴ （Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の能動領域を決めるマスクパターンを形成する際忙
上記した如き段差を何ら用いず、作業性容易にして高集
積化を実現できる方法を提供することｋある。
ネルの各Ｉ Ｇ Ｆ ＥＴ （Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の能動領域を決めるマスクパターンを形成する際忙
上記した如き段差を何ら用いず、作業性容易にして高集
積化を実現できる方法を提供することｋある。
この目的を達成するために、本発明によれば、能動領域
を決める耐酸化マスクを形成した後に、この耐酸化マス
クをウェル形成時の合せガイドとして用い、かつウェル
用の不純物の導入は耐酸化マスクを通して行なうように
している。
を決める耐酸化マスクを形成した後に、この耐酸化マス
クをウェル形成時の合せガイドとして用い、かつウェル
用の不純物の導入は耐酸化マスクを通して行なうように
している。
以下、本発明を図面忙例示した実施例について詳細に説
明する。
明する。
まず第１図のように、Ｎ−型シリコン基板１の一生面を
酸化性雰曲気中で熱処理して薄い８ｉ０゜膜２を均一な
厚み忙形成し、更にこのＳｉｎ、膜２上に化学的気相成
長技術（ＯＶＤ）によって窒化シリコン膜３を析出させ
る。
酸化性雰曲気中で熱処理して薄い８ｉ０゜膜２を均一な
厚み忙形成し、更にこのＳｉｎ、膜２上に化学的気相成
長技術（ＯＶＤ）によって窒化シリコン膜３を析出させ
る。
次いで第２図のように、常法に従って７オトレジスト４
を所定パターンに被着し、これをマスクとして下地の窒
化シリコン腹３をエツチングし、後述の０ＭＯ８を構成
する各Ｍ Ｉ ８ Ｆ Ｅ Ｔ（ＭｅｔａｌＩｎｓｕｌ
ａｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の各能動領域を決
める耐酸化マスク形状にパターニングする。従って、こ
の耐酸化マスク３の除去部分５の直下領域は両ＭＩ ８
ＦＥＴを分離するためのフィールド８ｉ０＠膜を形成す
べき領域となる。
を所定パターンに被着し、これをマスクとして下地の窒
化シリコン腹３をエツチングし、後述の０ＭＯ８を構成
する各Ｍ Ｉ ８ Ｆ Ｅ Ｔ（ＭｅｔａｌＩｎｓｕｌ
ａｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の各能動領域を決
める耐酸化マスク形状にパターニングする。従って、こ
の耐酸化マスク３の除去部分５の直下領域は両ＭＩ ８
ＦＥＴを分離するためのフィールド８ｉ０＠膜を形成す
べき領域となる。
次いで第３図のように、フォトレジスト４をエツチング
で除去しｔ後にボロンのイオンビーム６を全面に照射す
る。この際、イオンのｆＴ込みエネルギーを選択するこ
とによって、イオンビーム６はｓｉｏ、膜２のみならず
、窒化シリコン膜３をも透過させ、基板ｌの表面領域全
体にボロン打込み領域７を例えば４ Ｘ １０ ” ｃ
ｒａ−”のドーズ量で一様に形成する。
で除去しｔ後にボロンのイオンビーム６を全面に照射す
る。この際、イオンのｆＴ込みエネルギーを選択するこ
とによって、イオンビーム６はｓｉｏ、膜２のみならず
、窒化シリコン膜３をも透過させ、基板ｌの表面領域全
体にボロン打込み領域７を例えば４ Ｘ １０ ” ｃ
ｒａ−”のドーズ量で一様に形成する。
次いで第４図のように、常法に従って、耐酸化マスク３
の開口５の一部を覆う如くにフォトレジスト８を一方の
耐酸化マスク３上にかけて被層する。このフォトレジス
ト８のパターンは、後記のＮ型ウェル及びＰ型ウェルを
決めるものであるが、既に存在している耐酸化マスク３
を基準（マスク合せガイド）としてフォトマスクを設け
、フォトエツチングでパターニングされたものであるこ
とに着目すべきである。
の開口５の一部を覆う如くにフォトレジスト８を一方の
耐酸化マスク３上にかけて被層する。このフォトレジス
ト８のパターンは、後記のＮ型ウェル及びＰ型ウェルを
決めるものであるが、既に存在している耐酸化マスク３
を基準（マスク合せガイド）としてフォトマスクを設け
、フォトエツチングでパターニングされたものであるこ
とに着目すべきである。
次いで第５図のように１フオトレジスト８をマスクとし
てリンのイオンビーム９を全面に照射する。このイオン
ビームのエネルギーハ、リンイオンが７オトレジスト８
は透過しないが８ｉ０．膜２及び耐酸化マスク３を透過
するように選択される。
てリンのイオンビーム９を全面に照射する。このイオン
ビームのエネルギーハ、リンイオンが７オトレジスト８
は透過しないが８ｉ０．膜２及び耐酸化マスク３を透過
するように選択される。
これによって、フォトレジスト８で覆われていない領域
にあるｓｉｏ、膜２及び耐酸化マスク３の直下にリンを
打込み、ドーズ量８Ｘ１０”Ｃａ１−”でリン打込み領
域１０を形成する。このリン打込み量は上記のボロン打
込み領域７より過剰で倍程度であるから、ボロン打込み
領域７のボロン濃度が相殺（コンペンセイシヲン）され
てＮ型化し、リン打込み領域１０のリン濃度は相対的Ｖ
Ｃ４Ｘ １０”（１２程度となっている。
にあるｓｉｏ、膜２及び耐酸化マスク３の直下にリンを
打込み、ドーズ量８Ｘ１０”Ｃａ１−”でリン打込み領
域１０を形成する。このリン打込み量は上記のボロン打
込み領域７より過剰で倍程度であるから、ボロン打込み
領域７のボロン濃度が相殺（コンペンセイシヲン）され
てＮ型化し、リン打込み領域１０のリン濃度は相対的Ｖ
Ｃ４Ｘ １０”（１２程度となっている。
次いで第６図のようＫ、フォトレジスト８をエツチング
で除去した後に熱処理を行なうことによって、ボロン打
込み領域７及びリン打込み領域１０の各不純物をドライ
ブ拡散せしめ、Ｐ型ウェル１１及びＮ型ウェル１２を互
いＫｒ１４！ＩＩさせて形成する。
で除去した後に熱処理を行なうことによって、ボロン打
込み領域７及びリン打込み領域１０の各不純物をドライ
ブ拡散せしめ、Ｐ型ウェル１１及びＮ型ウェル１２を互
いＫｒ１４！ＩＩさせて形成する。
次いで第７図のよ５に、酸化性雰囲気中で熱処理を行な
うことによって、耐酸化マスク３の存在しない領域に素
子分離用のフィールド８ｉ０１膜１５を選択的に成長さ
せる。この選択酸化時には、各ウェル１１及び１２上の
８ｉ０１膜２の膜厚は均一（第１図参照）となっている
から、耐酸化マスク３下へのフィールド８ｉ０１膜１５
のバードビーク部分１！５ｍの食込み量は両ウェル１１
及び１２上において互いに等しくなっている。
うことによって、耐酸化マスク３の存在しない領域に素
子分離用のフィールド８ｉ０１膜１５を選択的に成長さ
せる。この選択酸化時には、各ウェル１１及び１２上の
８ｉ０１膜２の膜厚は均一（第１図参照）となっている
から、耐酸化マスク３下へのフィールド８ｉ０１膜１５
のバードビーク部分１！５ｍの食込み量は両ウェル１１
及び１２上において互いに等しくなっている。
次いで耐酸化マスク３及び下地のＳｉｎ、膜２をエツチ
ングで順次除去した後、第８図のように、酸化性雰囲気
中での熱酸化でゲート酸化膜１８を各素子領域に形成し
、更にＯＶＤで全面にポリシリコンを成長させ、公知の
リン処理後にフォトエツチングでパターニングしてゲー
ト電極形状のポリシリコン膜１９及び２０を夫々形成す
る。
ングで順次除去した後、第８図のように、酸化性雰囲気
中での熱酸化でゲート酸化膜１８を各素子領域に形成し
、更にＯＶＤで全面にポリシリコンを成長させ、公知の
リン処理後にフォトエツチングでパターニングしてゲー
ト電極形状のポリシリコン膜１９及び２０を夫々形成す
る。
次いで第９図のように、酸化性雰囲気中での熱酸化で各
ポリシリコン膜１９及び２ｏの表面ニ薄ｖｈ８ ｉｏ、
ＩＩ ２１ 及ヒ２２１に形ＨＬり後、Ｎ 型ｆｙ
ｘル１２の領域上にフォトレジスト２３を被着し、全面
忙リン又は砒素のイオンビーム２４を照射する。これに
よって、フォトレジスト２３．フィールド８１０．膜１
５及びポリシリコン膜１９を夫々マスクとして、ゲート
酸化膜１８を通してイオンを打込み、アニールを経てソ
ース又はドレイン領域となるＮ＋［半導体領域２５及び
２６をセルファラインで（自己整合的Ｋ）夫々形成する
。
ポリシリコン膜１９及び２ｏの表面ニ薄ｖｈ８ ｉｏ、
ＩＩ ２１ 及ヒ２２１に形ＨＬり後、Ｎ 型ｆｙ
ｘル１２の領域上にフォトレジスト２３を被着し、全面
忙リン又は砒素のイオンビーム２４を照射する。これに
よって、フォトレジスト２３．フィールド８１０．膜１
５及びポリシリコン膜１９を夫々マスクとして、ゲート
酸化膜１８を通してイオンを打込み、アニールを経てソ
ース又はドレイン領域となるＮ＋［半導体領域２５及び
２６をセルファラインで（自己整合的Ｋ）夫々形成する
。
次いで今度はＰ型ウェル１１の領域上をフォトレジスト
（図示せず）で覆ってボロンイオンを照射することによ
り、第１０図のように％Ｎ型ウェル１２内にソース又は
ドレイン領域となるＰ＋型半導体領域２７及び２８をや
はりセルファラインで夫々形成する。そして、ＯＶＤに
よって全面にリンシリケートガラス膜２９を析出させた
後、公知のフォトエツチングを施して各コンタクトホー
ル３０．３１．３２．３３を夫々形成する。
（図示せず）で覆ってボロンイオンを照射することによ
り、第１０図のように％Ｎ型ウェル１２内にソース又は
ドレイン領域となるＰ＋型半導体領域２７及び２８をや
はりセルファラインで夫々形成する。そして、ＯＶＤに
よって全面にリンシリケートガラス膜２９を析出させた
後、公知のフォトエツチングを施して各コンタクトホー
ル３０．３１．３２．３３を夫々形成する。
次いで第１１図のように、例えば真空蒸着技術でアルミ
ニウムを全面に付着させ、公知のフォトエツチングによ
ってパターニングして各アルミニウム配［１３４，３５
，３６を夫々形成する。これニヨって、Ｐ型つェル］１
側のＮチャネルＭＩ８ＦＥＴとＮ型ウェル１２側のＰチ
ャネルＭＩ ５ＦＥＴとを各アルミニウム配線で相互に
接続し、ポリシリコンゲート電極１９及び２０に共通の
入力を与え、各拡散領域２６及び２７から共通の出力を
取出すようにした０ＭＯ８インバータ、ＮＡＮＤゲート
等を作成する。
ニウムを全面に付着させ、公知のフォトエツチングによ
ってパターニングして各アルミニウム配［１３４，３５
，３６を夫々形成する。これニヨって、Ｐ型つェル］１
側のＮチャネルＭＩ８ＦＥＴとＮ型ウェル１２側のＰチ
ャネルＭＩ ５ＦＥＴとを各アルミニウム配線で相互に
接続し、ポリシリコンゲート電極１９及び２０に共通の
入力を与え、各拡散領域２６及び２７から共通の出力を
取出すようにした０ＭＯ８インバータ、ＮＡＮＤゲート
等を作成する。
以上説明した本実施例の方法によれば、各ＭＩ８ＦＥＴ
の能動領域を決める耐酸化マスク自体を基準としてウェ
ル形成用のフォトレジスト８をパターニングしく第４図
）、しかも特にＮ型ウェル用のリン打込みを耐酸化マス
ク３を通して行なっている（第５図）ので、上記能動領
域を形成するのに既述した如き段差をマスク合せガイド
として何ら用いることを要せず、従ってそうした段差の
ためのＳｔＯ，のエツチングや表面酸化は不要であり、
工数を削減して作業性を向上させることができる。この
場合、各ウェル１１及び１２は、ポロンの全面打込み（
第３図）後の７オトレジストパターン８をマスクとした
リン打込み（第５図）Ｋよって夫々規定されるから、常
に所定位置にウェル領域をセルファラインで形成できる
。
の能動領域を決める耐酸化マスク自体を基準としてウェ
ル形成用のフォトレジスト８をパターニングしく第４図
）、しかも特にＮ型ウェル用のリン打込みを耐酸化マス
ク３を通して行なっている（第５図）ので、上記能動領
域を形成するのに既述した如き段差をマスク合せガイド
として何ら用いることを要せず、従ってそうした段差の
ためのＳｔＯ，のエツチングや表面酸化は不要であり、
工数を削減して作業性を向上させることができる。この
場合、各ウェル１１及び１２は、ポロンの全面打込み（
第３図）後の７オトレジストパターン８をマスクとした
リン打込み（第５図）Ｋよって夫々規定されるから、常
に所定位置にウェル領域をセルファラインで形成できる
。
ｔた、選択酸化工程（第７図）Ｋお贋て、耐酸化マスク
３下の８ｉ０を膜２は第１図の工程で均一厚さ忙形成し
た表面酸化膜からなっているので、フィールド部に成長
した８ｉ０．膜１５のバードビーク部分１５ａの食込み
量はＰチャネル及びＮチャネルの両ＦＥＴ［お込て等し
くなり；ど従って、両ＦＥＴにおいて耐酸化マスク３の
寸法に対応した各能動領域が互い［１’ｌぼ等しい面積
で形成されるから、既述した８ｉ０．の段差を形成した
方法に比べて耐酸化マスクの面積を縮小でき、その分各
能動領域間の間隔をより小さくして高集積度のＭＯ８Ｉ
Ｏを作成できる。
３下の８ｉ０を膜２は第１図の工程で均一厚さ忙形成し
た表面酸化膜からなっているので、フィールド部に成長
した８ｉ０．膜１５のバードビーク部分１５ａの食込み
量はＰチャネル及びＮチャネルの両ＦＥＴ［お込て等し
くなり；ど従って、両ＦＥＴにおいて耐酸化マスク３の
寸法に対応した各能動領域が互い［１’ｌぼ等しい面積
で形成されるから、既述した８ｉ０．の段差を形成した
方法に比べて耐酸化マスクの面積を縮小でき、その分各
能動領域間の間隔をより小さくして高集積度のＭＯ８Ｉ
Ｏを作成できる。
更に１まず全面にボロンを打込んだ（第３図）後ｆｆＮ
１１ウエル用のフォトレジスト８を設け（第４図）、こ
れをマスクとして耐酸化マスク３をも透過するようにリ
ンを打込んでいる（第５図）ので、Ｎ型ウェルを決める
ためのマスク８のみを設ければ、各ウェル１２及び１１
をセルファラインで形成できる。
１１ウエル用のフォトレジスト８を設け（第４図）、こ
れをマスクとして耐酸化マスク３をも透過するようにリ
ンを打込んでいる（第５図）ので、Ｎ型ウェルを決める
ためのマスク８のみを設ければ、各ウェル１２及び１１
をセルファラインで形成できる。
以上、本発明を例示したが、上述の実施例は不発明の技
術的思想に基論て更に変形が可能である。
術的思想に基論て更に変形が可能である。
例えば、第３図のボロン打込みを第１図の８ｉ０１膜２
の形成直後に行なってもよい。を大、第３図の工程でリ
ンを全面に打込み、第４図のフォトレジスト８をＮ型ウ
ェルの領域上に設けて第５図の工程で耐酸化マスク３を
も通してボロンを打込むようにしてもよい。また、上述
の各半導体領域の導電型を逆導電型に変換することがで
きる。なお、本発明は上述のＯＭＯＳ Ｉ Ｏに限らず
、フィールド酸化膜で素子分離され、しかも素子領域に
ウェルを有する種々のデバイスに適用可能である。
の形成直後に行なってもよい。を大、第３図の工程でリ
ンを全面に打込み、第４図のフォトレジスト８をＮ型ウ
ェルの領域上に設けて第５図の工程で耐酸化マスク３を
も通してボロンを打込むようにしてもよい。また、上述
の各半導体領域の導電型を逆導電型に変換することがで
きる。なお、本発明は上述のＯＭＯＳ Ｉ Ｏに限らず
、フィールド酸化膜で素子分離され、しかも素子領域に
ウェルを有する種々のデバイスに適用可能である。
第１図〜第１１図は、本発明の実施例による０ＭＯ８の
製造方法を工程順に示す各断面図である。 なお、図面に用いられている符号において、２は８ｉ０
．膜、３は耐酸化マスク、４及び８はフォトレジスト、
７はボロン打込み領域、１０はリン打込み領域１，１１
はＰ型ウェル、１２はＮ型ウェル、１５はフィールド８
ｉ０１膜、１９及び２０はポリシリコンゲート電極、２
５〜２８はソース又はドレイン領域である。 代理人、弁理士 薄 １）利 辛 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図
製造方法を工程順に示す各断面図である。 なお、図面に用いられている符号において、２は８ｉ０
．膜、３は耐酸化マスク、４及び８はフォトレジスト、
７はボロン打込み領域、１０はリン打込み領域１，１１
はＰ型ウェル、１２はＮ型ウェル、１５はフィールド８
ｉ０１膜、１９及び２０はポリシリコンゲート電極、２
５〜２８はソース又はドレイン領域である。 代理人、弁理士 薄 １）利 辛 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図
Claims (1)
- １、能動領域を決める耐酸化マスクを半導体基体上に所
定パターンに形成する工程と、前記耐酸化マスクのパタ
ーンを基準としてウェル領域を決める第２のマスクを前
記半導体基体上に形成する工程と、前記第２のマスクを
用いて前記耐酸化マスクをも通して前記半導体基体側忙
所定の不純物を選択的に導入する工程と、熱処理によっ
て前記第２のマスクに対応した形状のウェル領域を形成
する工程と、前記第２のマスクを除去した後に前記耐酸
化マスクを用いて素子分離用のフィールド酸化膜を前記
半導体基体上に選択的に成長させる工程とを夫々有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115068A JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115068A JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817656A true JPS5817656A (ja) | 1983-02-01 |
| JPH0115148B2 JPH0115148B2 (ja) | 1989-03-15 |
Family
ID=14653378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115068A Granted JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097663A (ja) * | 1983-10-07 | 1985-05-31 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積回路 |
| US5091332A (en) * | 1990-11-19 | 1992-02-25 | Intel Corporation | Semiconductor field oxidation process |
| US5661067A (en) * | 1995-07-26 | 1997-08-26 | Lg Semicon Co., Ltd. | Method for forming twin well |
| US5698458A (en) * | 1994-09-30 | 1997-12-16 | United Microelectronics Corporation | Multiple well device and process of manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107066A (en) * | 1980-12-25 | 1982-07-03 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
-
1981
- 1981-07-24 JP JP56115068A patent/JPS5817656A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107066A (en) * | 1980-12-25 | 1982-07-03 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097663A (ja) * | 1983-10-07 | 1985-05-31 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積回路 |
| US5091332A (en) * | 1990-11-19 | 1992-02-25 | Intel Corporation | Semiconductor field oxidation process |
| US5698458A (en) * | 1994-09-30 | 1997-12-16 | United Microelectronics Corporation | Multiple well device and process of manufacture |
| US5661067A (en) * | 1995-07-26 | 1997-08-26 | Lg Semicon Co., Ltd. | Method for forming twin well |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115148B2 (ja) | 1989-03-15 |
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