JPH0583194B2 - - Google Patents
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- JPH0583194B2 JPH0583194B2 JP1245104A JP24510489A JPH0583194B2 JP H0583194 B2 JPH0583194 B2 JP H0583194B2 JP 1245104 A JP1245104 A JP 1245104A JP 24510489 A JP24510489 A JP 24510489A JP H0583194 B2 JPH0583194 B2 JP H0583194B2
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- JP
- Japan
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- film
- region
- oxidation
- impurity
- sio
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、更に詳し
くは相補型絶縁ゲート電界効果トランジスタを構
成する半導体集積回路の製造技術に関する。
くは相補型絶縁ゲート電界効果トランジスタを構
成する半導体集積回路の製造技術に関する。
従来のCMOSICプロセスとしては、Ｎ型シリ
コン基板の表面にＰ型ウエル領域を形成した後、
このＰ型ウエル領域に位置合せしてＮ型及びＰ型
のチヤンネルストツパ領域を形成し、さらに選択
酸化処理によりフイールドSiO2膜を形成するも
のがある。このようなプロセスは例えば本願出願
人と同一出願人によつて出願された特開昭53−
62487号公報によつて知られている。ところが、
かかる公報に記載された発明によればＰ型ウエル
領域に対してチヤンネルストツパーを位置合せし
て形成するために特別のマスク合せ工程が必要と
される問題がある。そして又、Ｎ型基板に形成さ
れるＰチヤンネルのMOSトランジスタの特性が
基板の不純物濃度によつて直接的に支配される。
コン基板の表面にＰ型ウエル領域を形成した後、
このＰ型ウエル領域に位置合せしてＮ型及びＰ型
のチヤンネルストツパ領域を形成し、さらに選択
酸化処理によりフイールドSiO2膜を形成するも
のがある。このようなプロセスは例えば本願出願
人と同一出願人によつて出願された特開昭53−
62487号公報によつて知られている。ところが、
かかる公報に記載された発明によればＰ型ウエル
領域に対してチヤンネルストツパーを位置合せし
て形成するために特別のマスク合せ工程が必要と
される問題がある。そして又、Ｎ型基板に形成さ
れるＰチヤンネルのMOSトランジスタの特性が
基板の不純物濃度によつて直接的に支配される。
本発明が解決しようとする課題は、トランジス
タの特性を改善させ、かつ高集積度のCMOSIC
を得るのに適したプロセスを提供するものであつ
て、２つのウエルおよチヤンネルストツパー形成
のための不純物導入プロセスを簡単化し、それら
のマスク合わせ余裕をなくして高集積度を図るこ
とにある。
タの特性を改善させ、かつ高集積度のCMOSIC
を得るのに適したプロセスを提供するものであつ
て、２つのウエルおよチヤンネルストツパー形成
のための不純物導入プロセスを簡単化し、それら
のマスク合わせ余裕をなくして高集積度を図るこ
とにある。
かかる課題を解決するための本発明の手段は、
半導体基板の表面第１領域上に第１の耐酸化性被
膜を選択的に配置する工程と、前記第１の耐酸化
性被膜が形成されていない半導体基板の表面第２
領域に第１のウエル領域形成のための第１導電型
の不純物を導入する第１不純物導入工程と、前記
第１の耐酸化性被膜をマスクとする選択的酸化処
理により前記第１導電型の不純物が導入された基
板表面に前記第１不純物導入と整合された関係に
ある酸化物膜を形成する工程と、前記第１の耐酸
化性被膜を除去した後、前記選択酸化処理により
形成された酸化物膜をマスクとする酸化膜厚差を
利用した選択的不純物導入処理により前記基表面
の第１領域に前記第１導電型とは逆の第２のウエ
ル領域形成のための第２導電型の不純物を導入す
る前記酸化物膜と整合された関係の第２不純物導
入工程と、前記基板表面の第１領域及び第２領域
上それぞれに第２の耐酸化性被膜を選択的に配置
する工程と、前記酸化物膜の膜厚差の利用及び前
記第２の耐酸化性被膜をマスクとする選択的不純
物導入処理により前記第２領域表面に第２導電型
のチヤネルストツパ形成のための不純物を導入す
る、一部が前記酸化物膜と整合された関係の第３
不純物導入工程と、前記第２の耐酸化性被膜をマ
スクとする前記第１領域表面及び第２領域表面を
選択的に酸化処理することにより前記第２の耐酸
化性被膜に整合された関係のフイールド酸化物膜
を形成する工程とを有することにある。
半導体基板の表面第１領域上に第１の耐酸化性被
膜を選択的に配置する工程と、前記第１の耐酸化
性被膜が形成されていない半導体基板の表面第２
領域に第１のウエル領域形成のための第１導電型
の不純物を導入する第１不純物導入工程と、前記
第１の耐酸化性被膜をマスクとする選択的酸化処
理により前記第１導電型の不純物が導入された基
板表面に前記第１不純物導入と整合された関係に
ある酸化物膜を形成する工程と、前記第１の耐酸
化性被膜を除去した後、前記選択酸化処理により
形成された酸化物膜をマスクとする酸化膜厚差を
利用した選択的不純物導入処理により前記基表面
の第１領域に前記第１導電型とは逆の第２のウエ
ル領域形成のための第２導電型の不純物を導入す
る前記酸化物膜と整合された関係の第２不純物導
入工程と、前記基板表面の第１領域及び第２領域
上それぞれに第２の耐酸化性被膜を選択的に配置
する工程と、前記酸化物膜の膜厚差の利用及び前
記第２の耐酸化性被膜をマスクとする選択的不純
物導入処理により前記第２領域表面に第２導電型
のチヤネルストツパ形成のための不純物を導入す
る、一部が前記酸化物膜と整合された関係の第３
不純物導入工程と、前記第２の耐酸化性被膜をマ
スクとする前記第１領域表面及び第２領域表面を
選択的に酸化処理することにより前記第２の耐酸
化性被膜に整合された関係のフイールド酸化物膜
を形成する工程とを有することにある。
かかる本発明によれば、２つのウエル形成のた
めの第１及び第２不純物導入工程、チヤネルスト
ツパ形成のための第３不純物導入工程およびフイ
ールド酸化物膜形成工程のこれらすべてが順次整
合関係をもつて、いわゆる自己整合的に形成され
るために、プロセスが簡素化され、特にマスク合
わせ余裕を設ける必要がなくなり、高集積化が達
成し得るのである。以下、本発明の実施例を図面
を用いて説明する。
めの第１及び第２不純物導入工程、チヤネルスト
ツパ形成のための第３不純物導入工程およびフイ
ールド酸化物膜形成工程のこれらすべてが順次整
合関係をもつて、いわゆる自己整合的に形成され
るために、プロセスが簡素化され、特にマスク合
わせ余裕を設ける必要がなくなり、高集積化が達
成し得るのである。以下、本発明の実施例を図面
を用いて説明する。
第１ａ図乃至第１ｏ図は、本発明の一実施例に
よるCMOSICの製造工程を示すもので、各々の
図に対応する(a)〜(o)の各工程は次の通りである。
よるCMOSICの製造工程を示すもので、各々の
図に対応する(a)〜(o)の各工程は次の通りである。
(a) 例えば（100）の結晶方位を呈する比抵抗
10ΩcmのN--型シリコンからなる半導体基板１
０を用意した後、この基板１０の表面に熱酸化
法により約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3N4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に、残存するSi3N4膜１２をマスクとして、例
えば矢印で示す如くヒ素イオンを基板表面内に
選択的にイオン打込みし、イオン打込み領域１
３Ａを形成する。すなわち、イオン打込みは基
板１０の主面全体に施される。しかしながら、
Si3N4膜１２が形成された基板１０表面内には
ヒ素イオンが達しない。このため基板１０内に
はSi3N4膜１２によつて規定されたイオン打込
み領域１３Ａが形成される。打込みエネルギー
は125KeV、イオンのドーズ量は1.3×
1012atoms／cm2が好ましい。
10ΩcmのN--型シリコンからなる半導体基板１
０を用意した後、この基板１０の表面に熱酸化
法により約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3N4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に、残存するSi3N4膜１２をマスクとして、例
えば矢印で示す如くヒ素イオンを基板表面内に
選択的にイオン打込みし、イオン打込み領域１
３Ａを形成する。すなわち、イオン打込みは基
板１０の主面全体に施される。しかしながら、
Si3N4膜１２が形成された基板１０表面内には
ヒ素イオンが達しない。このため基板１０内に
はSi3N4膜１２によつて規定されたイオン打込
み領域１３Ａが形成される。打込みエネルギー
は125KeV、イオンのドーズ量は1.3×
1012atoms／cm2が好ましい。
(b) 次に、基板１０表面を熱酸化し、Si3N4膜１
２によつて規定された約1100Åの厚さのSiO2
膜１４を形成すると共に、このときの熱処理に
よりイオン打込み領域１３Ａ中のヒ素イオンを
活性化且つ再分布させてN-型ウエル領域１３
をSiO膜１４の下の基板１０表面内に形成す
る。この結果、N-型ウエル領域１３はSiO2膜
１４に自己整合した関係において形成される。
このN-型ウエル領域の一部はチヤンネルスト
ツパーとしての役目をはたすために形成され
る。
２によつて規定された約1100Åの厚さのSiO2
膜１４を形成すると共に、このときの熱処理に
よりイオン打込み領域１３Ａ中のヒ素イオンを
活性化且つ再分布させてN-型ウエル領域１３
をSiO膜１４の下の基板１０表面内に形成す
る。この結果、N-型ウエル領域１３はSiO2膜
１４に自己整合した関係において形成される。
このN-型ウエル領域の一部はチヤンネルスト
ツパーとしての役目をはたすために形成され
る。
(c) Si3N4膜１２を除去した後、膜厚差を利用し
た不純物導入が行なわれる。すなわち、厚い
SiO2膜１４を通さないが薄いSiO2膜１１を通
すようなエネルギー例えば55KeVのエネルギ
ーで例えばBF2イオンを選択的に基板１０表面
内に打込み、イオン打込み領域１５Ａを形成す
る。すなわちSiO2膜１４によつて規定された
イオン打込み領域が選択的に形成される。この
ときのイオンのドーズ量は3.8×1012atoms／cm2
が好ましい。
た不純物導入が行なわれる。すなわち、厚い
SiO2膜１４を通さないが薄いSiO2膜１１を通
すようなエネルギー例えば55KeVのエネルギ
ーで例えばBF2イオンを選択的に基板１０表面
内に打込み、イオン打込み領域１５Ａを形成す
る。すなわちSiO2膜１４によつて規定された
イオン打込み領域が選択的に形成される。この
ときのイオンのドーズ量は3.8×1012atoms／cm2
が好ましい。
(d) 次に、N2等の不活性ガス雰囲気中で例えば
1200℃で６時間の熱処理を行なうことによりイ
オン打込み領域１５Ａ中のイオンを活性化且つ
再分布させてP-型ウエル領域１５を形成する。
このとき、P-型ウエル領域１５はN-型ウエル
領域１３に自己整合した形で形成される。この
後、約1400Åの厚さの新らたなSi3N4をデポジ
ツトし、その不要部を選択的にエツチ除去する
ことによりアクテイブ領域配置パターンに対応
したSi3N4膜１６ａ，１６ｂ，１６ｃを残存さ
せる。
1200℃で６時間の熱処理を行なうことによりイ
オン打込み領域１５Ａ中のイオンを活性化且つ
再分布させてP-型ウエル領域１５を形成する。
このとき、P-型ウエル領域１５はN-型ウエル
領域１３に自己整合した形で形成される。この
後、約1400Åの厚さの新らたなSi3N4をデポジ
ツトし、その不要部を選択的にエツチ除去する
ことによりアクテイブ領域配置パターンに対応
したSi3N4膜１６ａ，１６ｂ，１６ｃを残存さ
せる。
(e) Si3N4膜１６ｂとSiO2膜１４およびSi3N4膜
１６ｃとをマスクとしてP-型ウエル領域１５
表面内に選択的にBF2イオンを打込み、チヤン
ネルストツパ用イオン打込み領域１７Ａを形成
する。この時のイオン打込みエネルギーは
50KeV、イオンのドーズ量は４×1013atoms／
cm2が好ましい。
１６ｃとをマスクとしてP-型ウエル領域１５
表面内に選択的にBF2イオンを打込み、チヤン
ネルストツパ用イオン打込み領域１７Ａを形成
する。この時のイオン打込みエネルギーは
50KeV、イオンのドーズ量は４×1013atoms／
cm2が好ましい。
(f) 次に、Si3N4膜１６ａ，１６ｂ，１６ｃをマ
スクとして基板表面を選択的に熱酸化して約
1μｍの厚さのフイールドSiO2膜１８を形成す
ると共に、このときの熱処理によりイオン打込
領域１７Ａ中のイオンを活性化且つ再分布させ
てチヤンネルストツパー用Ｐ型領域１７を形成
すると同時にN-型ウエル領域１３の不純物
（ヒ素）をフイールドSiO2膜１８の下で引伸し
拡散してチヤンネルストツパー用N-型領域１
９を形成する。この結果、フイールドSiO2膜
１８の下には、N-型ウエル領域１３に自己整
合した形でチヤンネルストツパー用N-型領域
１９が形成されると共に、N-型ウエル領域１
３及びP-型ウエル領域１５に自己整合した形
でチヤンネルストツパー用Ｐ型領域１７が形成
され、しかもこれらの領域１７，１９はフイー
ルドSiO2膜１８にも自己整合した形で形成さ
れる。
スクとして基板表面を選択的に熱酸化して約
1μｍの厚さのフイールドSiO2膜１８を形成す
ると共に、このときの熱処理によりイオン打込
領域１７Ａ中のイオンを活性化且つ再分布させ
てチヤンネルストツパー用Ｐ型領域１７を形成
すると同時にN-型ウエル領域１３の不純物
（ヒ素）をフイールドSiO2膜１８の下で引伸し
拡散してチヤンネルストツパー用N-型領域１
９を形成する。この結果、フイールドSiO2膜
１８の下には、N-型ウエル領域１３に自己整
合した形でチヤンネルストツパー用N-型領域
１９が形成されると共に、N-型ウエル領域１
３及びP-型ウエル領域１５に自己整合した形
でチヤンネルストツパー用Ｐ型領域１７が形成
され、しかもこれらの領域１７，１９はフイー
ルドSiO2膜１８にも自己整合した形で形成さ
れる。
(g) Si3N4膜１６ａ，１６ｂ及びこれらの下の
SiO2膜をフイールドSiO2膜１８をマスクとす
る選択的エツチ処理により除去してアクテイブ
領域配置用の孔１８ａ，１８ｂ，１８ｃをフイ
ールドSiO2膜１８に設ける。
SiO2膜をフイールドSiO2膜１８をマスクとす
る選択的エツチ処理により除去してアクテイブ
領域配置用の孔１８ａ，１８ｂ，１８ｃをフイ
ールドSiO2膜１８に設ける。
(h) フイールドSiO2膜１８の孔１８ａ，１８ｂ，
１８ｃ内のN-型ウエル領域１３およびP-型ウ
エル領域１５の表面を熱酸化して約400Åの厚
さにゲートSiO2膜２０，２１ａ，２１ｂを形
成する。その上に (i) SiO2膜１８，２０，２１ａ，２１ｂ上に約
3500Åの厚さの多結晶シリコン層をCVD法に
よりデポジツトし、これにリンをドープして低
抵抗化した後、さらにこの低抵抗化されたポリ
Siをパターニングしてゲート電極層２２及び２
３を形成する。
１８ｃ内のN-型ウエル領域１３およびP-型ウ
エル領域１５の表面を熱酸化して約400Åの厚
さにゲートSiO2膜２０，２１ａ，２１ｂを形
成する。その上に (i) SiO2膜１８，２０，２１ａ，２１ｂ上に約
3500Åの厚さの多結晶シリコン層をCVD法に
よりデポジツトし、これにリンをドープして低
抵抗化した後、さらにこの低抵抗化されたポリ
Siをパターニングしてゲート電極層２２及び２
３を形成する。
(j) ゲート電極層２２，２３の表面および露出し
たN-型ウエル領域とP-型ウエル領域の表面を
熱酸化してSiO2膜２４でおおう。
たN-型ウエル領域とP-型ウエル領域の表面を
熱酸化してSiO2膜２４でおおう。
(k) 基板上面にSi3N4膜２５をデポジツトする。
このSi3N4膜２５の厚さは500Å程度がよい。
このSi3N4膜２５の厚さは500Å程度がよい。
(l) Si3N4膜２５上面にCVD法により厚さ3000Å
のSiO2膜２６を形成する。このSiO2膜を選択
的にエツチング除去してＰチヤンネルMOSト
ランジスタのソースおよびドレイン領域を形成
すべきN-型ウエル領域１３上のSi3N4膜２５を
露出させる。しかる後、イオン打込処理により
ゲート部（ゲート電極層２２及びその下のゲー
トSiO2膜２０）に自己整合した形のP+型イオ
ン打込み領域４０Ａ及びP+型イオン打込み領
域41AをN-型ウエル領域１３に形成する。こ
の時の不純物イオンはボロンが用いられる。ま
た、イオン打込みエネルギーは30KeVであり、
イオン打込みドーズ量は３×1015atoms／cm2で
ある。
のSiO2膜２６を形成する。このSiO2膜を選択
的にエツチング除去してＰチヤンネルMOSト
ランジスタのソースおよびドレイン領域を形成
すべきN-型ウエル領域１３上のSi3N4膜２５を
露出させる。しかる後、イオン打込処理により
ゲート部（ゲート電極層２２及びその下のゲー
トSiO2膜２０）に自己整合した形のP+型イオ
ン打込み領域４０Ａ及びP+型イオン打込み領
域41AをN-型ウエル領域１３に形成する。こ
の時の不純物イオンはボロンが用いられる。ま
た、イオン打込みエネルギーは30KeVであり、
イオン打込みドーズ量は３×1015atoms／cm2で
ある。
(m) SiO2膜２６を残した状態で再びCVD法によ
りSi3N4膜２５上面に厚さ3000ÅのSiO2膜２７
をデポジツトする。そして、このSiO2膜２７
およびその下のSiO2膜２６を選択的にエツチ
ング除去してＮチヤンネルMOSトランジスタ
のソースおよびドレイン領域を形成すべきP-
型ウエル領域１５上のSi3N4膜２５を露出させ
る。しかる後、イオン打込処理によりゲート部
（ゲート電極層２３及びその下のゲートSiO2膜
２１ａ）に自己整合した形のN+型イオン打込
み領域４２Ａ及びN+型イオン打込み領域４３
ＡをP-型ウエル領域１５内に形成する。この
時の不純物イオンはリンが用いられる。また、
イオン打込みエネルギーは80KeVであり、イ
オン打込みドーズ量は８×1015atoms／cm2であ
る。
りSi3N4膜２５上面に厚さ3000ÅのSiO2膜２７
をデポジツトする。そして、このSiO2膜２７
およびその下のSiO2膜２６を選択的にエツチ
ング除去してＮチヤンネルMOSトランジスタ
のソースおよびドレイン領域を形成すべきP-
型ウエル領域１５上のSi3N4膜２５を露出させ
る。しかる後、イオン打込処理によりゲート部
（ゲート電極層２３及びその下のゲートSiO2膜
２１ａ）に自己整合した形のN+型イオン打込
み領域４２Ａ及びN+型イオン打込み領域４３
ＡをP-型ウエル領域１５内に形成する。この
時の不純物イオンはリンが用いられる。また、
イオン打込みエネルギーは80KeVであり、イ
オン打込みドーズ量は８×1015atoms／cm2であ
る。
(n) SiO膜２７，２６を除去し、さらにSi3N4膜
２５を除去する。しかる後、基板１０上面に厚
さ6000ÅのPSG（リンケイ酸ガラス）膜２８を
被着する。しかる後、N2雰囲気中で熱処理し、
イオン打込み領域４０Ａ，４１Ａ，４２Ａおよ
び４３Ａ中の不純物を活性化し、引伸し拡散す
る。この結果、P+型ソース領域４０、P+型ド
レイン領域４１、N+型ドレイン領域４２およ
びN+型ソース領域４３が所望の深さに形成さ
れる。なお、N+型領域４４は他のＮチヤンネ
ルMOSトランジスタのソース領域もしくはド
レイン領域を示す。
２５を除去する。しかる後、基板１０上面に厚
さ6000ÅのPSG（リンケイ酸ガラス）膜２８を
被着する。しかる後、N2雰囲気中で熱処理し、
イオン打込み領域４０Ａ，４１Ａ，４２Ａおよ
び４３Ａ中の不純物を活性化し、引伸し拡散す
る。この結果、P+型ソース領域４０、P+型ド
レイン領域４１、N+型ドレイン領域４２およ
びN+型ソース領域４３が所望の深さに形成さ
れる。なお、N+型領域４４は他のＮチヤンネ
ルMOSトランジスタのソース領域もしくはド
レイン領域を示す。
(o) PSG膜２８およびその下のSiO2膜２４を選
択的にエツチングすることによつてコンタクト
孔を形成した後、Al等の電極金属を蒸着し、
適宜パターニングすることにより電極（または
配線層）２９，３０，３１，３２を形成する。
ここで、電極層３１はＮチヤンネルMOS型
FETのソース領域４３にオーミツク接触する
もので、通常、接地される。また、電極層３０
はＮチヤンネルMOS型FETのドレイン領域４
２とＰチヤンネルMOS型FETのドレイン領域
４１とを相互接続するもので、出力端子となる
ものである。さらに、電極層２９はＰチヤンネ
ルMOS型FETのソース領域４０にオーミツク
接触するもので、動作電圧源に接続される。な
お、ゲート電極層２２及び３３は図示しない部
分で一体になつており、これは入力端子が接続
される。このような接続関係によつて、上記し
たＰチヤンネルMOS型FETとＮチヤンネル
MOS型FETとはインバータ回路を構成する。
なお、このように接続関係は単なる一実施例で
あり、本発明を何等制限するものではない。
択的にエツチングすることによつてコンタクト
孔を形成した後、Al等の電極金属を蒸着し、
適宜パターニングすることにより電極（または
配線層）２９，３０，３１，３２を形成する。
ここで、電極層３１はＮチヤンネルMOS型
FETのソース領域４３にオーミツク接触する
もので、通常、接地される。また、電極層３０
はＮチヤンネルMOS型FETのドレイン領域４
２とＰチヤンネルMOS型FETのドレイン領域
４１とを相互接続するもので、出力端子となる
ものである。さらに、電極層２９はＰチヤンネ
ルMOS型FETのソース領域４０にオーミツク
接触するもので、動作電圧源に接続される。な
お、ゲート電極層２２及び３３は図示しない部
分で一体になつており、これは入力端子が接続
される。このような接続関係によつて、上記し
たＰチヤンネルMOS型FETとＮチヤンネル
MOS型FETとはインバータ回路を構成する。
なお、このように接続関係は単なる一実施例で
あり、本発明を何等制限するものではない。
以上のように、本発明の方法によれば、酸化膜
厚の差を利用することによりＮ型ウエル領域に対
して自己整合的にＰ型ウエル領域を形成するので
特別のマスク合せ作業が不要なこと、また、Ｐ、
Ｎの各チヤンネルのMOSトランジスタはそれぞ
れＮ、Ｐの各ウエル領域に形成されるのでVTH等
の特性が基板の不純物濃度によつて直接的に支配
されないことなどの優れた作用効果が得られる。
その上、Ｐ、Ｎの各ウエル領域と各々に対応する
チヤンネルストツパ領域とが自己整合的に形成さ
れると共に各チヤンネルストツパ領域とフイール
ドSiO2膜（分離用絶縁膜）とが自己整合的に形
成されるので、これらの点に関しても本来ならば
必要であるマイク合せ作業が不要となり、プロセ
スの簡単化の観点から有益である。そして、上記
のようにいくつかのマスク合せ作業が不要になる
ということはそれに対応して基板上にマスク合せ
余裕を設けなくてもよいことを意味するから、本
発明による製法が高集積度のCMOSICを実現す
るのに好適なものであることは明らかである。
厚の差を利用することによりＮ型ウエル領域に対
して自己整合的にＰ型ウエル領域を形成するので
特別のマスク合せ作業が不要なこと、また、Ｐ、
Ｎの各チヤンネルのMOSトランジスタはそれぞ
れＮ、Ｐの各ウエル領域に形成されるのでVTH等
の特性が基板の不純物濃度によつて直接的に支配
されないことなどの優れた作用効果が得られる。
その上、Ｐ、Ｎの各ウエル領域と各々に対応する
チヤンネルストツパ領域とが自己整合的に形成さ
れると共に各チヤンネルストツパ領域とフイール
ドSiO2膜（分離用絶縁膜）とが自己整合的に形
成されるので、これらの点に関しても本来ならば
必要であるマイク合せ作業が不要となり、プロセ
スの簡単化の観点から有益である。そして、上記
のようにいくつかのマスク合せ作業が不要になる
ということはそれに対応して基板上にマスク合せ
余裕を設けなくてもよいことを意味するから、本
発明による製法が高集積度のCMOSICを実現す
るのに好適なものであることは明らかである。
さらに、本発明の具体的方法によれば工程(k)の
段階でSi3N4膜を形成した点に大きな特徴を有し
ている。すなわち、このSi3N4膜の存在により工
程(l)および工程(m)の段階でSiO2膜２６，２７を
選択的にエツチングする際にフイールドSiO2膜
１８がエツチされることがない。このため、フイ
ールドSiO2膜１８に段差が生ずることがないか
ら配線層の段切れが全く生じなくなる。
段階でSi3N4膜を形成した点に大きな特徴を有し
ている。すなわち、このSi3N4膜の存在により工
程(l)および工程(m)の段階でSiO2膜２６，２７を
選択的にエツチングする際にフイールドSiO2膜
１８がエツチされることがない。このため、フイ
ールドSiO2膜１８に段差が生ずることがないか
ら配線層の段切れが全く生じなくなる。
本発明の方法によれば耐酸化膜としてSi3N4膜
１２が単独で用いられているが何等これに限定さ
れるものではなく多結晶シリコン膜の上にSi3N4
膜が形成された多層膜としてもよい。そして特に
この多結晶シリコン膜の一部を配線あるいは電極
としてそのまま残してもいてもよい。
１２が単独で用いられているが何等これに限定さ
れるものではなく多結晶シリコン膜の上にSi3N4
膜が形成された多層膜としてもよい。そして特に
この多結晶シリコン膜の一部を配線あるいは電極
としてそのまま残してもいてもよい。
第１ａ図乃至第１ｏ図は、本発明の一実施例に
よるCMOSICの製造工程を示す基板断面図であ
る。 １０……半導体基板、１１，１４……SiO2膜、
１２，１６ａ，１６ｂ，１６ｃ……Si3N4膜、１
３……N-型ウエル領域、１５……P-型ウエル領
域、１７……チヤンネルストツパ用Ｐ型領域、１
８……フイールドSiO2膜、１９……チヤンネル
ストツパ用Ｎ型領域、２５……Si3N4膜、２８…
…PSG膜。
よるCMOSICの製造工程を示す基板断面図であ
る。 １０……半導体基板、１１，１４……SiO2膜、
１２，１６ａ，１６ｂ，１６ｃ……Si3N4膜、１
３……N-型ウエル領域、１５……P-型ウエル領
域、１７……チヤンネルストツパ用Ｐ型領域、１
８……フイールドSiO2膜、１９……チヤンネル
ストツパ用Ｎ型領域、２５……Si3N4膜、２８…
…PSG膜。
Claims (1)
- １ 半導体基板の表面第１領域上に第１の耐酸化
性被膜を選択的に配置する工程と、前記第１の耐
酸化性被膜が形成されていない半導体基板の表面
第２領域に第１のウエル領域形成のための第１導
電型の不純物を導入する第１不純物導入工程と、
前記第１の耐酸化性被膜をマスクとする選択的酸
化処理により前記第１導電型の不純物が導入され
た基板表面に前記第１不純物導入と整合された関
係にある酸化物膜を形成する工程と、前記第１の
耐酸化性被膜を除去した後、前記選択酸化処理に
より形成された酸化物膜をマスクとする酸化膜厚
差を利用した選択的不純物導入処理により前記基
板表面の第１領域に前記第１導電型とは逆の第２
のウエル領域形成のための第２導電型の不純物を
導入する前記酸化物膜と整合された関係の第２不
純物導入工程と、前記基板表面の第１領域及び第
２領域上それぞれに第２の耐酸化性被膜を選択的
に配置する工程と、前記酸化物膜の膜厚差の利用
及び前記第２の耐酸化性被膜をマスクとする選択
的不純物導入処理により前記第２領域表面に第２
導電型のチヤネルストツパ形成のための不純物を
導入する、一部が前記酸化物膜と整合された関係
の第３不純物導入工程と、前記第２の耐酸化性被
膜をマスクとする前記第１領域表面及び第２領域
表面を選択的に酸化処理することにより前記第２
の耐酸化性被膜に整合された関係のフイールド酸
化物膜を形成する工程とを有することを特徴とす
る半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245104A JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245104A JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049680A Division JPS56118366A (en) | 1980-02-22 | 1980-02-22 | Preparation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119172A JPH02119172A (ja) | 1990-05-07 |
| JPH0583194B2 true JPH0583194B2 (ja) | 1993-11-25 |
Family
ID=17128674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245104A Granted JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119172A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE869173A (nl) * | 1978-07-20 | 1978-11-16 | Esso N V Sa | Werkwijze en toestel voor het controleren van de ijking van een op een onder druk staand reservoir gemonteerde inwendige veiligheidsklep |
-
1989
- 1989-09-22 JP JP1245104A patent/JPH02119172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02119172A (ja) | 1990-05-07 |
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