JPS5851577A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5851577A JPS5851577A JP56150285A JP15028581A JPS5851577A JP S5851577 A JPS5851577 A JP S5851577A JP 56150285 A JP56150285 A JP 56150285A JP 15028581 A JP15028581 A JP 15028581A JP S5851577 A JPS5851577 A JP S5851577A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- semiconductor device
- gate
- schottky
- schottky junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキー接合を有する半導体装置に関する
ものであり、ショットキー接合の耐衝撃電圧性を高める
構造を提案するものである。
ものであり、ショットキー接合の耐衝撃電圧性を高める
構造を提案するものである。
ショットキー接合を有する半導体装置に外部より衝撃電
圧が何らかの原因により加えられ、その結果ショットキ
ー接合の降服現象等により大きな電流がショットキー接
合を通じて流れると、ショットキー接合では金属と半導
体との界面に変性が生じやすいため、容易に永久的破壊
に至る。そのため、従来から、ショットキル接合を有す
る半導体装置の使用に際しては取扱いに細心の注意を必
要とし、また、同半導体装置を衝撃電圧よシ保護する別
体の回路を必要とするなどの不都合があった。
圧が何らかの原因により加えられ、その結果ショットキ
ー接合の降服現象等により大きな電流がショットキー接
合を通じて流れると、ショットキー接合では金属と半導
体との界面に変性が生じやすいため、容易に永久的破壊
に至る。そのため、従来から、ショットキル接合を有す
る半導体装置の使用に際しては取扱いに細心の注意を必
要とし、また、同半導体装置を衝撃電圧よシ保護する別
体の回路を必要とするなどの不都合があった。
３７、一
本発明はショットキー接合に並列に接続されたｐｎ接合
もしくはｐｎ接合を含む素子を同一基板上に形成したも
のであり、ｐｎ接合により一衝撃電圧が吸収されるし、
耐衝撃電圧性が著しく向上する一体化された半導体装置
を提供するものである。
もしくはｐｎ接合を含む素子を同一基板上に形成したも
のであり、ｐｎ接合により一衝撃電圧が吸収されるし、
耐衝撃電圧性が著しく向上する一体化された半導体装置
を提供するものである。
以下に、ＧａＡｓ ＭＥ Ｓ ｊＥ Ｔ （ＧａＡｓシ
ョｙトキーゲートグー界効果トランジスタ）に本発明を
応用した実施例を用いて、本発明の詳細な説明する。
ョｙトキーゲートグー界効果トランジスタ）に本発明を
応用した実施例を用いて、本発明の詳細な説明する。
ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔは、通常、半絶縁性Ｇ
ａ Ａ、 ！１基板の上に形成されたｎ形層を活性層
として用いる。この構造において、ショットキー接合を
衝撃電圧から保護するｐｎ接合を、ショットキー接合と
同じ活性層に反対導電影領域を形成したものとすると、
ｐｎ接合の逆方向降服電圧ＢＶｐｎは、ショットキー接
合の逆方向降服電圧ＢＶｓｃよりも大きくなるか或いは
同程度の値となる。この場合でも、ショットキー接合の
耐衝撃電圧性は改善されるが、ＢＶｐｎをＢＶｓｃより
も小さくすればさらに耐衝撃電圧性を高めることができ
る。これは、ショットキー接合が降服するまえに、ｐｎ
接合が降めと考えられる。
ａ Ａ、 ！１基板の上に形成されたｎ形層を活性層
として用いる。この構造において、ショットキー接合を
衝撃電圧から保護するｐｎ接合を、ショットキー接合と
同じ活性層に反対導電影領域を形成したものとすると、
ｐｎ接合の逆方向降服電圧ＢＶｐｎは、ショットキー接
合の逆方向降服電圧ＢＶｓｃよりも大きくなるか或いは
同程度の値となる。この場合でも、ショットキー接合の
耐衝撃電圧性は改善されるが、ＢＶｐｎをＢＶｓｃより
も小さくすればさらに耐衝撃電圧性を高めることができ
る。これは、ショットキー接合が降服するまえに、ｐｎ
接合が降めと考えられる。
第１図（８）は、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔ １
１とそのショットキー接合を衝撃電圧から保護するダイ
オードすなわちｐｎ接合２ｏとを同一基板上に形成し、
しかも、ＢＶｐｎ＜ＢＶｇｃとする構造を示すものであ
る。また第１図（Ｂ）は第１図（３）の接続の様子を示
す等価回路図である。ドレイン電極１６．ソース電極１
７．ゲート電極１８よりなるＧａＡｓＭＥＳＦＥＴｌ
１は、半絶縁性Ｇ ａ Ａ ｓ基板１２の上にエピタキ
シャル成長により形成された厚さ０．１〜０．４μｍ、
不純物濃度”ＦＥＴがｏ、６〜３Ｘ１０１７ｃｒｎ−３
のｎ形層 ａ Ａ ｓ活性層１３を用い、この層１３上
のシミツトキーゲート電極１８にて形成されている。
１とそのショットキー接合を衝撃電圧から保護するダイ
オードすなわちｐｎ接合２ｏとを同一基板上に形成し、
しかも、ＢＶｐｎ＜ＢＶｇｃとする構造を示すものであ
る。また第１図（Ｂ）は第１図（３）の接続の様子を示
す等価回路図である。ドレイン電極１６．ソース電極１
７．ゲート電極１８よりなるＧａＡｓＭＥＳＦＥＴｌ
１は、半絶縁性Ｇ ａ Ａ ｓ基板１２の上にエピタキ
シャル成長により形成された厚さ０．１〜０．４μｍ、
不純物濃度”ＦＥＴがｏ、６〜３Ｘ１０１７ｃｒｎ−３
のｎ形層 ａ Ａ ｓ活性層１３を用い、この層１３上
のシミツトキーゲート電極１８にて形成されている。
一方、ｐｎ接合２ｏを形成する厚さ０．２〜１．０μｍ
のｎ影領域１４は、層１３にＳｉ、ＳｊＬあるいはＳ等
の不純物をイオン注入により形成され、ｎ影領域１４は
ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔのｎ形活性層１３より
もｎ形不純物濃度ｎｐｎを３〜１ｏＸ１０１７ｆｆｌ−
３と高くしている。この中にｐ影領域１５を作成すれ５
、− ば、ＢＶｐｎ＜ＢＶｓｃとナル。
のｎ影領域１４は、層１３にＳｉ、ＳｊＬあるいはＳ等
の不純物をイオン注入により形成され、ｎ影領域１４は
ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔのｎ形活性層１３より
もｎ形不純物濃度ｎｐｎを３〜１ｏＸ１０１７ｆｆｌ−
３と高くしている。この中にｐ影領域１５を作成すれ５
、− ば、ＢＶｐｎ＜ＢＶｓｃとナル。
なお、ＢＶｐｎ（ＢＶｓｃとするためには、上記の実施
例に示したように、ＧａＡｓＭＥＳＦＥＴのｎ形活性領
域１３の不純物濃度よりもｐｎ接合のｎ影領域１４の不
純物濃度の方が大きくなるようにするか、或いはｐｎ接
合のｎ影領域１４の厚さｄｐｎが、ＧａＡｓ＋Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ ｔ７） ｎ形活性層１３の厚さまた、
第１図のｐ影領域１５の不純物濃度を、ｎ影領域１４の
不純物濃度よりもはるかに大きくしておけば、ｐｎ接合
の逆方向降服電圧をｎ影領域１４の不純物濃度で再現性
よく制御することができる。このような高不純物濃度の
ｐ影領域１６は、たとえば閉管中でのＺｎ拡散もしくは
Ｚｎ。
例に示したように、ＧａＡｓＭＥＳＦＥＴのｎ形活性領
域１３の不純物濃度よりもｐｎ接合のｎ影領域１４の不
純物濃度の方が大きくなるようにするか、或いはｐｎ接
合のｎ影領域１４の厚さｄｐｎが、ＧａＡｓ＋Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ ｔ７） ｎ形活性層１３の厚さまた、
第１図のｐ影領域１５の不純物濃度を、ｎ影領域１４の
不純物濃度よりもはるかに大きくしておけば、ｐｎ接合
の逆方向降服電圧をｎ影領域１４の不純物濃度で再現性
よく制御することができる。このような高不純物濃度の
ｐ影領域１６は、たとえば閉管中でのＺｎ拡散もしくは
Ｚｎ。
Ｂｅ、Ｍｇなどのｐ形不純物のイオン注入を用いれば、
容易に形成することができる。
容易に形成することができる。
１００ ＭＨｚ以上の高周波用ＧａＡｓ Ｆ Ｅ Ｔに
対しては、本発明の適用により高周波特性が著しく低６
／−一 下１．ないようにするため、ｐｎ接合の容量は２ｐＦ以
下、降服時の直列抵抗はＩＱＯΩ以下に設計するのが望
ましい。また、ｐｎ接合の逆方向降服電圧ＢＶｐｎは小
さい程耐衝撃電圧性が改善されるが、一方、ＦＥＴに必
要とされるゲート・ソース間耐圧からＢ Ｖ ｐ ｎの
下限が定まり、通常、ＢＶｐｎは３〜１５ｖに設定され
るのが好都合である。
対しては、本発明の適用により高周波特性が著しく低６
／−一 下１．ないようにするため、ｐｎ接合の容量は２ｐＦ以
下、降服時の直列抵抗はＩＱＯΩ以下に設計するのが望
ましい。また、ｐｎ接合の逆方向降服電圧ＢＶｐｎは小
さい程耐衝撃電圧性が改善されるが、一方、ＦＥＴに必
要とされるゲート・ソース間耐圧からＢ Ｖ ｐ ｎの
下限が定まり、通常、ＢＶｐｎは３〜１５ｖに設定され
るのが好都合である。
以上のようにして、第１図のごとく高周波用ＧａＡｓＭ
Ｅ Ｓ Ｆ Ｅ Ｔ １１とｐｎ接合２ｏを一体形成
することにより、本来１ ｅｒｇ程度の耐衝撃電圧性を
、８０ｅｒｇ以上にまで高めることができ何ら別体の回
路部品等を必要とすることなく高性能なショットキー接
合半導体装置を作成することができる。
Ｅ Ｓ Ｆ Ｅ Ｔ １１とｐｎ接合２ｏを一体形成
することにより、本来１ ｅｒｇ程度の耐衝撃電圧性を
、８０ｅｒｇ以上にまで高めることができ何ら別体の回
路部品等を必要とすることなく高性能なショットキー接
合半導体装置を作成することができる。
第２図（８）〜（Ｅ）は本発明をデュアルゲートＧａＡ
ｓＭＥＳＦＥＴ１１’に応用した例の接続図である。
ｓＭＥＳＦＥＴ１１’に応用した例の接続図である。
１８ａ、１８ｂはそれぞれ第１．第２ゲート、２０ａ
。
。
２０ｂは保護用のｐｎ接合であり、第２図（８）、ρ。
停）はｐｎ接合を逆向きに直列接続して用いており、正
、負両方の衝撃電圧に対して保護効果を発揮さ７７、− せだものである。
、負両方の衝撃電圧に対して保護効果を発揮さ７７、− せだものである。
以上の実施例は、ＧａＡｓＭＥＳＦＥＴに本発明を応用
した場合であるが、本発明はＳｔやＩｎｌ’など他の半
導体材料を用いた場合でも有効であり、また、ＭＥＳＦ
ＥＴに限らずショットキー接合を有する半導体装置一般
に対して有効である。第３図四〜（勾はこのような一般
的な場合のショットキー接合１１に対し保護ｐｎ接合２
ｏを接続した例を示すものであり、２１が金属電極側を
示す。
した場合であるが、本発明はＳｔやＩｎｌ’など他の半
導体材料を用いた場合でも有効であり、また、ＭＥＳＦ
ＥＴに限らずショットキー接合を有する半導体装置一般
に対して有効である。第３図四〜（勾はこのような一般
的な場合のショットキー接合１１に対し保護ｐｎ接合２
ｏを接続した例を示すものであり、２１が金属電極側を
示す。
以上のように、本城明によれば何ら別体の回路部品等を
付加することなく耐衝撃電圧特性のすぐれたショットキ
ー接合半導体装置を提供することができ、高性能な半導
体装置の実現に大きく寄与するものである。
付加することなく耐衝撃電圧特性のすぐれたショットキ
ー接合半導体装置を提供することができ、高性能な半導
体装置の実現に大きく寄与するものである。
第１図（５）は同一基板上に形成された本発明の一実施
例のＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔとｐｎ接合の概
略断面図、第１図（′Ｂ）は第１図（への接続の様子を
示す回路図、第２図（５）〜（Ｅ）は本発明をプーアル
ゲートＭＥＳＦＥＴに応用した実施例の回路図、第３図
（８）〜（Ｅ）は本発明を用いた７ヨノトキ一接合とｐ
ｎ接合の接続例を示す図である。 １１ 、１１’＝−ＧａＡｇＭＥ Ｓ Ｆ Ｅ Ｔ、
１２−−＝半絶縁性Ｇ ａ Ａ ｓ基板、１３・・・−
エピタキシャル成長により形成されたｎ形活性層、１４
・・−Ｓ ｉのイオン注入により形成されたｎ影領域、
１５・・・ｐ影領域、１８ 、１８ａ 、 １８ｂ−’
−，）ｙ’ −ト電％、２０−− ｐｎ接合。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ａ） へ１７ 第２図 （Ａン 第２図 （Ｃ） 第２図 （Ｅ）
例のＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔとｐｎ接合の概
略断面図、第１図（′Ｂ）は第１図（への接続の様子を
示す回路図、第２図（５）〜（Ｅ）は本発明をプーアル
ゲートＭＥＳＦＥＴに応用した実施例の回路図、第３図
（８）〜（Ｅ）は本発明を用いた７ヨノトキ一接合とｐ
ｎ接合の接続例を示す図である。 １１ 、１１’＝−ＧａＡｇＭＥ Ｓ Ｆ Ｅ Ｔ、
１２−−＝半絶縁性Ｇ ａ Ａ ｓ基板、１３・・・−
エピタキシャル成長により形成されたｎ形活性層、１４
・・−Ｓ ｉのイオン注入により形成されたｎ影領域、
１５・・・ｐ影領域、１８ 、１８ａ 、 １８ｂ−’
−，）ｙ’ −ト電％、２０−− ｐｎ接合。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ａ） へ１７ 第２図 （Ａン 第２図 （Ｃ） 第２図 （Ｅ）
Claims (1)
- （１）ショットキー接合と並列に接続されたｐｎ接合も
しくはｐｎ接合を含む素子が同一基板上に形成されてい
ることを特徴とする半導体装置。 （２＞ｐｎ接合の逆方向降服電圧がショットキー接合の
逆方向降服電圧よりも小さいことを特徴とする特許請求
の範囲第１項に記載の半導体装置。 ＠）ショットキー接合がＧ ａ Ａ ｓ電界効果トラン
ジスタのゲートを構成することを特徴とする特許請求の
範囲第１項に記載の半導体装置。 ←）ショートキー接合がＧ ａ Ａ ｓ電界効果トラン
ジスタのゲートを構成し、このトランジスタの一導電形
活性層の一部にｐｎ接合の一導電形半導体領域が形成さ
れ、前記半導体領域の不純物濃度が活性層の不純物濃度
よりも大きいことを特徴とする特許請求の範囲第１項に
記載の半導体装置。 β）ショットキー接合がＧ ａ Ａ ｓ電界効果トラン
ジスタ一 スタのゲートを構成しこのトランジスタの活性層の一部
にｐｎ接合の一導電形の半導体領域が形成され、前記半
導体領域の厚みが前記半導体層の厚みよりも厚いことを
特徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150285A JPS5851577A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150285A JPS5851577A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851577A true JPS5851577A (ja) | 1983-03-26 |
Family
ID=15493630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150285A Pending JPS5851577A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128763A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 電界効果トランジスタの保護ダイオ−ド |
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
| US5399893A (en) * | 1993-08-24 | 1995-03-21 | Motorola, Inc. | Diode protected semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS56114373A (en) * | 1980-02-14 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Protection circuit of fet |
-
1981
- 1981-09-22 JP JP56150285A patent/JPS5851577A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348487A (en) * | 1976-10-14 | 1978-05-01 | Fujitsu Ltd | Semiconductor device |
| JPS56114373A (en) * | 1980-02-14 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Protection circuit of fet |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
| JPS63128763A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 電界効果トランジスタの保護ダイオ−ド |
| US5399893A (en) * | 1993-08-24 | 1995-03-21 | Motorola, Inc. | Diode protected semiconductor device |
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