JPH02123589A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ　産業上の利用分野 本発明はメモリ組織、具体的には標準データ・ポート、
及び代替データ・ポートとしても使用できる別個のアド
レス・ポートを有するメモリ・アレイの組織に関する。

Ｂ、従来技術 多（の代表的なデータ処理応用では、メモリ・ユニット
は従来技術を示す第２図のように種々のデータ処理ユニ
ットと種々のバスもしくは線によって連絡している。こ
の簡単な図では、メモリ・システム１０は１つのアドレ
ス・バス及び１つのデータ・／（スによって別個のプロ
セッサ１１と連絡している。

各バスは代表的には各アドレス・ワードもしくはデータ
・ワードのビット数に等しい数の線を有する。

通常のランダム・アドレス・メモリ（ＲＡＭ）は、１も
しくはそれ以上のメモリ・チップ即ちセルのアレイを使
用する。代表的な場合、各アレイは、プロセッサからの
アドレス線が通過するアドレス・ポート及びデータ線が
通過する別個のデータ・ポートを有する。通常別個のポ
ートが必要とされるのは、アドレス・ワードは解読する
必要はあるが、データ・ワードはその必要がないためで
あり、もしアドレス・ワードとデータ・ワードが共に同
じポートを通過すると、干渉の可能性があるためである
。

２重及び多重ポートについてはよく知られていて、たと
えば米国特許第４５４１０７６号、第４４１０９６４号
、第４６３３４４０号、第４４９１９６７号及び第４７
１８０３９号に開示されている。これ等の特許のメモリ
設計は、１以上のポートを通してメモリ・アレイからデ
ータが読取られ、書込まれている。しかしながら、アド
レス情報のためには依然別個のアドレス・ポートを与え
なければならない。さらにポートの数を単に増大するだ
けでは、ある問題が生ずる。たとえば、各ポートを追加
するごとに、追加の１１０回路を、メモリ・アレイとプ
ロセッサもしくは支援論理回路に設げ、この追加のポー
トを通るデータもしくはアドレス情報の転送を容易にす
るためのインターフェイスを与えなくてはならない。各
追加の工１０回路によって、勿論メモリ及び支援回路に
複雑さ及びコストが加わシ、さらに電力を必要とし、熱
を発生し、より広いチップ面積が必要となシ、信頼性が
減少する。

１１０回路の追加によって生ずる問題の外に、各アレイ
に与えるアドレスもしくはデータ・ポートの数を考える
と、他の設計及び製造上の問題がある。メモリ・チップ
を新しく設計するたびに、複雑さが増大するので、設計
コストを安くするために、できるだけ少ない設計ですま
すことが望まれる。広汎な応用に使用できる標準のもし
くは均一なチップは、高次の目的（速度優先）及び低次
の目的（コスト優先）の両方にとって極めて望ましい。

もし同じチップが、低コスト、低速度のデータ処理製品
でも、高コストただし高速度の製品にも使用されるなら
ば、かなシな設計上の節約と柔軟性が達成できる。

所与のメモリ・チップにできるだけ汎用性を与えるため
には、その特定の応用範囲で計画されている最高の速度
を処理できるように設計する必要がある。従って、１１
０回路とデータ・ポートはメモリ・セル・アレイを往復
する高速データを処理するように設計され、アドレス・
ポートはその応用範囲に必要と予想されるセルの最大数
の高速アドレッシングを処理できるように設計されなけ
ればならない。大きなアレイの場合は、このことは通常
データ線の数よシも多くのアドレス線を与えなければな
らないことを意味し、従って少なくとも２つの別個のポ
ートが、１つはアドレスのために、１つはデータのため
に必要とされる。

このような設計は、多数の１１０回路を与えてでも速度
を達成することが許容できる場合は、高速度の応用に適
しているけれども、別個のもしくは追加のポートを支援
する追加の１１０回路のコストが妥当なものとは云えな
い、低コストの応用ではあまり適しているとは云えない
。このために、高速度のもしくは低コストの応用のいず
れにも容易に適合できるメモリ回路もしくはチップを与
えることか望まれる。特に、同じチップを２ポート応用
もしくは単一ポート応用のどちらにも使用できることが
望ましい。たとえば、もし１つのポートをデータとアド
レス情報の両方に使用できると、通常のアドレスＩ１０
回路もこれ等のデータを処理できるので、低コストの応
用では、データ・ポートに専用されていた追加の１１０
回路の必要がなくなる。しかしながら、組合せアドレス
／データ・ポートはデータ・ポートと干渉するか、チッ
プのパホーマンスに悪影響を与えるようなことがあって
はならず、専用データ・ポートは高速度の応用の時に使
用されるようになっていなくてはならない。本発明は、
アドレス・ポートがアドレス・ポートとしてだけでなく
代替データ・ポートとしても動作できるようにする特殊
なオンφチップ・データ・バッファを使用することによ
って、これ等の目的を達成する。

米国特許第４６９４３９４号には、多重化されたアドレ
ス／データ・バスを有するマイクロプロセッサが開示さ
れている。この特許は、”回路プロック２”中のアドレ
ス／データ・ポートとも見えるポートに接続された組合
せアドレス／データ・バスを開示している。この素子は
詳細な説明の項にインテル社（Ｉｎｔｅｌ　Ｃｏｒｐ、
）によって製造された、コード”８１５５″°によって
識別されるＲＡＭを含む市販の集積回路であると述べら
れている。しかしながら、この特許もしくはこのインテ
ル（Ｉｎｔｅｔ）社服品のための入手可能な文献には、
追加の構造もしくは機能については、はとんど何も述べ
られていない。たとえば、インテル１９８８埋設コント
ローラ・ハンドブック第１６−３７頁（著作権１９８７
）（Ｉｎｔａｌ　　１９８８Ｅｍｂｅｄｄｅｄ　　Ｃｏ
ｎｔｏｏｌｌｅｒ　　Ｈａｎｄｂｏｏｋ。

ｐｐ、１６−３７　（Ｃｏｐｙｒｉｇｈｔ　　１９８７
））には、この製品はスタチックＲＡＭアレイ、いくつ
かのＩ１０ポート、多重化アドレス兼データ・バス、タ
イマ及びアドレス・ラッチを有するものとして説明され
ている。しかしながら、この製品には高次目的及び低次
目的の両方の応用に適した２つの異なるデータ・ポート
は存在しない。

米国特許第４４４５８６４号は多重化アドレス／データ
・バスを有するメモリ・システムを開示している。しか
しながら、この特許のバスは成る数の専用アドレス線を
必要とし、さらにこのメモリ・アレイを広汎な応用に使
用するための別個のデータ・ポートの開示はない。

米国特許第４４９１９３７号には、多重書込みポート及
び多重読取シポートを有する多重ポート・メモリ・アレ
イを開示している。データを転送するのに行アドレス線
もしくは列アドレス線も使用されている。米国特許第４
４３８４５号は、共通インターフェイスを有するメモリ
・システムを開示している。この特許の装置は、アドレ
ス、データ及び制御信号を転送する共通バスによってメ
モリがプロセッサに接続されている。しかしながらこの
２つの特許は、メモリを高次目的及び低次目的の両応用
で動作可能にするデータ・バッファもしくは代替データ
・ポートを開示していない。

Ｃ１発明が解決しようとする問題点 本発明の目的は、代替データ・ポートをしても使用可能
なアドレス・ポートを有するメモリを与えることにある
。

Ｄ１問題点を解決するための手段 本発明に従い、通常もしくは高速度の使用に適した標準
のデータ・ポートと、外部１１０回路の数を最小にしな
ければならない低コスト、低速度の応用で使用するに適
した、代替データ・ポートとしても使用できる別個のア
ドレス・ポートとを有するメモリ・チップが与えられる
。代替データ・ポートを使用することによシ、現存する
アドレス線Ｉ１０回路を用いて性能を向上させることが
できる。メモリ・チップ上に存在し、タイミング信号に
よって動作する特別のデータ・バッファを与えることに
よって、データとアドレス信号間の干渉が回避される。

データ・バッファはアドレス・ポートを介してメモリと
の間でデータ信号の送受を行なうように、データ信号を
ラッチし、ゲートシ、駆動するのに使用される。列アド
レス、行アドレス及びデータ信号がすべて同じ線及びア
ドレス・ポートを通して、互に適切なタイミング関係で
転送され、相互干渉が避けられているという意味で、一
種の″６重化”′が達成される。これによってメモリ・
チップは単一ポート・チップとしても２重ポート・チッ
プとしても機能する。

Ｅ、実施例 第１図を参照すると、本発明の一実施例のブロック図が
示されている。しかしながら本発明は第１図もしくは他
の図面に示された特定の構成に限定されるものではない
。

第１図には、大メモリ組織が示されている。このメモリ
は、複数の個々のメモリ・チップ１３の。

１以上の群１２に配列されている。各メモリ拳アレイは
別個の集積回路即ちチップ上に形成でき、ダイナミック
・ランダム・アクセス拳メモリのアレイでよいが、スタ
テックＲＡＭ、読取シ専用メモリ（ＲＯＭ）等のような
他のタイプのセルも使用できる。各群のチップは１以上
の支援論理ネットワーク１６から共通のアドレス兼デー
タ・バス１７を介して、アドレス及びデータ信号を受取
る。

データは又チップからこのバスを通してネットワーク１
６に転送される。さらに各群のメモリ・チップは共通の
制御バス１８を介してネットワーク１６から種々の制御
信号を受取る。制御バス１８は１以上の制御信号をメモ
リ・チップに送ってメモリの読取り、メモリの曹込み、
行のアドレッシング及び列のアドレッシング動作を開始
させる。

クロックもしくは他の信号と同様に、オプショナルなパ
群選択″′もしくは１出カイネーブル（使用可能）（Ｏ
Ｅ”）信号″もこのバス上に転送できる。

各支援論理ネットワーク１６は組合せ論理回路よシ成る
通常のネットワークでよ（，１以上のメモリ・チップ群
１２と一緒にメモリ・カード上に存在することができる
が、各ネットワーク１６は、代表的な場合、メモリ・チ
ップ１３の任意のもののよう々同じ個々の集積回路チッ
プ上には存在しない。ネットワーク１６はメモリの外部
のプロセッセ（図示せず）からデータ・バス１４を通し
てデータ信号を、アドレス・バス１５を通してアドレス
信号を、制御バス１８Ａを通して制御信号を受取る。

第１図のメモリ組織は、メモリ・チップの種々の群との
間で、直列もしくは並列に情報を転送するのに使用でき
る。たとえば、ＩＡ及び２Ａと記されたメモリ・チップ
は、両群の特定の行のすべてのチップからのデータの読
取りもしくは、これへのデータの書込みのために同時に
アドレスできる。このような場合には、もし望まれる場
合には、極端に広いデータ・ワード（即ち、ビット数が
極端に多いワード）が処理できる。各群内の個々のメモ
リ・チップ１３をアレイの形に配列し、群１２のすべて
を大きなアレイに配列することによって、アドレス兼デ
ータ・バス１７で高いデータ転送速度が達成される。こ
の特定の配列では、たとえば、群ＩＡ、２Ａ中の１行の
チップを時間Ｔ１に読取シ、もしくは書込むことができ
る。制御バス１８上のクロック信号によって順序付けら
れる次のメモリ・サイクル時間Ｔ２に、群１Ａ、２Ａ等
の次の行中のすべてのチップが同じようにアドレスでき
、同様に動作が進んで群ＩＢ、２Ｂへ進み、その後さら
に群１Ｎ、２Ｎ等へ進む。このように組織できる群の数
には事実上限界はない。

本発明の特徴は、データの読取り書込みにアドレス兼デ
ータ・バス１７を使用することにある。

第１図から、支援論理ネットワーク１６には１つのデー
タ入／出入（Ｉｌｏ）ポートしか必要ないことが明らか
であろう。しかしながら、多数のチップを含み、広いデ
ータ・ワードを処理できる大きなメモリ組織を、このよ
うな単一のｉ１０ポートを使用することによって構成す
ることができる。

このような特徴は、データ及びアドレスの両方に別個の
Ｉ１０ポートや、他の関連Ｉ１０回路を必要としないの
で、メモリ・コストを減少することができる。それでも
、このようなメモリは依然大量のデータを記憶でき、幅
の広いデータ・ワードを入力及び出力することができる
。

第３図を参照すると、第１図の個々のメモリ・チップ１
３の内部構造がブロック図で示されている。好ましい実
施例では、メモリ・チップ１６は、１以上のメモリ・ア
レイ１９．１以上のデータ感知増幅器２０、アレイ１９
と直接通信する１以上の行アドレス・デコーダ２６及び
１以上の列アドレス・デコーダ２８を有する。各メモリ
・アレイ１９は長方形（行列）状に配列され、デコーダ
２６及び２８によってアドレスされる通常のＤＲＡＦｌ
、しくは他のセルのアレイ（配列体）である。

感知増幅器２０はアレイ１９へ書込まれ、これから読取
られるデータ信号を増幅する機能を有する。

アドレス、・デコーダ２６及び２８は、アドレス兼デー
タ線１７によって、アドレス・ポート兼代替データ・ポ
ート２３に結合されている。行及び列アドレス信号は１
１１７及びポート２３を介して支援論理ネットワーク３
０からデコーダ及びアレイに印加される。

メモリ・チップ１３は又、標準データ・ポート２１に結
合され、データ線４０を介して感知増幅器２０と通信す
るＩ１０データ・インターフェイス回路２２を有する。

データ信号はデータ線４０、Ｉ１０データ・インターフ
ェイス回路２２及び標準データ・ポート２１を介して双
方向にメモリ・アレイ１９との間で転送される。代表的
な場合は、アドレス兼データ線１７よシもデータ線４０
の数は少ない。メモリ・チップ１３には、高速度応用に
使用する場合に備えて、標準データ・ポート２１が与え
られ、この場合はこのデータ・ポートに専用される外部
Ｉ１０回路が与えられる。しかしながら、標準データ・
ポートはかならずしも使用する必要がない。これに代シ
、本発明の特徴では、データはメモリ・チップのアドレ
ス・ポート兼代替データ・ポート２３を介してメモリ・
チップ１３に入出力できる。このようにして、アドレス
・ポートは代替データ・ポートとしても使用できる。

通常の組合せ論理設計のものである、支援論理ネットワ
ーク３０は外部のプロセッサ（図示せず）からデータ信
号、行及び列アドレス信号並びに制御信号を受取る。支
援論理ネットワーク３０はアドレス兼データ線１７に結
合された通常Ｉ１０回路を含んでいる。このようなＩ１
０回路は、線１７及びポート２３を介して転送されるべ
き行アドレス信号、列アドレス信号及びデータ信号のた
めの入／出力機能を処理するように設計されている。

このようにして、行アドレス信号、列アドレス信号及び
データ信号は、メモリ・チップ１６へ転送するために、
要するに゛°３重化″される。このようにして、単一の
ポート及び支援論理ネットワーク６０中の単一の外部Ｉ
１０回路は６つのタイプの情報、即ち行アドレス信号、
列アドレス信号及びデータ信号を処理できる。

この構造では、標準のデータ・ポート２１は、データを
メモリ・チップ１３−・入出力するのに使用する必要が
ない。これによって支援論理ネットワーク３０中、もし
くはプロセッサ中に第２ノＩ１０回路の必要がなくなり
、従ってＩ１０回路の数が半分に減少する。しかしなが
ら、本発明のメモリ・チップは、メモリ設計の柔軟性を
増大するために使用される標準データ・ポート２１を有
する。チップ１３は、たとえば、高速度を達成するため
に、アドレス・ポート及びデータ・ポート両方のための
追加のＩ１０回路が与えられている２重ポート・メモリ
としても、コストが優先される単一ポート・メモリとし
ても使用できる。

アドレス及びデータの両方を同じポート２３を介して転
送する単一ポート応用では、書込み期間にポート２３に
与えられるアドレス及びデータ信号のストリームからデ
ータを除去するため、並びに読取り動作中に信号のスト
リーム中にデータを挿入するため、データ及びアドレス
信号が互に干渉するのを防止する手段を与えなくてはな
らない。

この６重化情報の適切なタイミングは重要である。

本発明は上述の目的をデータ・バッファ２４で達成する
。好ましい実施例では、データ・バッファ２４は、アレ
イ１９、感知増幅器２０、デコーダ２６及び２８、並び
にＩ１０データ・インターフェイス回路２２のように同
じメモリ・チップ１６上に存在する。データ・バッファ
２４はバッファ線１７Ａを介してアドレス兼データ線１
７に、データ線４０を介して感知増幅器２０及びメモリ
・アレイ１９に接続されている。バッファ線１７Ａの数
は、アドレス綜１７の数よシも少ないか等等シイ。デー
タ・バッファ２４は又制御ハス１８中の制御線によって
支援論理ネットワーク３０から制御信号を受取る。制御
線は又、ネットワーク３．０から行アドレス・デコーダ
２６及び列アドレス・デコーダ２８に接続されて、行ア
ドレス・ストローブ（ＲＡＳ）及び列アドレス・ストロ
ーブ（ＣＡＳ）信号を与える。

データ・バッファ２４は、アドレス及びデータ線１７か
らデータ情報を抽出して、これをメモリ・アレイ１９中
に書込むために感知増幅器へ送ったわ、メモリ・アレイ
１９から読取ったデータ信号を受取シ、ポート２６を介
して線１７に戻すために必要なすべての機能を遂行する
。データ・バッファのこれ等の動作は、支援論理ネット
ワーク６０から制御バス１８上に受取られる制御信号に
よって制御される。好ましい実施例では、読取シ制御線
４８及びクロック制御線５６は共にバッファ２４に入力
として接続される。さらに、オプショナルな群選択もし
くは出力イネーブル（ＯＥ”）制御線６８も与えられて
いる。読取シ制御線４８中の２進信号は、メモリ・アレ
イ１９からのデータの読取シ及び（この２進信号の補数
によって）プレイへのデータの書込みを制御する。クロ
ック制御線５６上の２進信号はメモリの読取シ及び書込
みサイクルを同期化し、ポート２３を通過するすべての
信号の適切なタイミング関係を保持する。

群選択制御線６８上の１乃至それ以上の２進信号は、メ
モリ・チップ１３が関連する特定の群を選択し、又メモ
リのインターリ−ピングにも使用される。これ等の読取
シ、クロック及び群選択制御信号は支援論理ネットワー
ク３０もしくは外部のプロセッサ（図示せず）中の回路
によって発生される。

データ・バッファ２４の内部構造は、第４図及び第５図
に詳細に説明されている。第４図では、データ・バッフ
ァ２４は複数のバッファ論理マクロ回路３２（１，２・
・・Ｎ）を有する。各バッファ論理マクロ回路３２は、
端子３４及び３６のようなデータ端子を通る情報の１ビ
ツトを処理できる双方向論理回路である。データ端子３
４に結合された、バッファ線１７Ａはアドレス・ポート
兼代替データ・ポート２３を通して、データ信号を転送
するように接続されている。他方、各データ端子３６は
、データ線４０を介して、メモリ・アレイの感知増幅器
２０との間で単一データ信号ビットを送受を行なう。読
取り、クロック及び群選択制御線４８，５６及び６８は
夫々、図示のようにすべてのバッファ論理マクロ回路に
並列に結合されている。このようにして、データ・バッ
ファ２４は幅Ｎのデータ・ワードをメモリ・アレイ１９
とポート２３との間で通過させる双方向装置として働く
。

第４図の各バッファ論理マクロ回路３２を構成する特定
の論理回路を第５図に示す。本発明の好ましい実施例で
は、各マクロ回路３２は複数のＡＮＤゲート（Ａ）、Ｏ
Ｒゲート（ＯＲ）、反転器（Ｉ）、ラッチ及びドライバ
より成り、第４図に示したのと同じ端子に対応するデー
タ端子３４及び３６を介して往復するデータ・ワードの
個々のビットのためのラッチング、ゲーティング及び駆
動機能を遂行する。第５図のマクロ回路３２中には、夫
々番号４２．４４．５０．６０．６２及び６４によって
示された６個のＡＮＤゲートが存在する。各ＡＮＤゲー
トは、オプショナルな群選択制御線６８が使用される時
の入力を含む３人力を有するＡＮＤゲート６４を除いて
、２人力及び１出力を有する。マクロ回路６２は又、２
人力及び１出力を有する１個のＯＲゲート５２、各々１
人力及び１出力を有する２つの反転器４６及び５８．１
データ入力、１クロツク入力及び１出力を有するラッチ
５４並びに２人力及び１出力を有するドライバ６６を有
する。読取υ、クロック及び群選択制御線４８．５６及
び６８が接続された３つの制御端子でバッファ論理マク
ロ回路が完成する。

好ましい実施例では、第５図のマクロ回路のゲート及び
他の素子は次のように相互接続されている。

データ端子３４はＡＮＤゲート５０の第１の入力及びド
ライバ６６の出力に接続されている。

データ端子３６はＡＮＤゲート４４の第１の入力及びＡ
ＮＤゲート４２の出力に接続されている。

データ読取り制御線４８はＡＮＤゲート４４の第２の入
力、ＡＮＤゲート６２の第１の入力及びＡＮＤゲート６
４の第１の入力に接続され、反転器４６を通ってＡＮＤ
ゲート５０の第２の入力及びＡＮＤゲート４２の第１の
入力に接続され、反転器５８を通して、ＡＮＤゲート６
０の第１の入力に接続されている。

クロック制御線５６はＡＮＤゲート６４の第２の入力、
ラッチ５４の入力に接続されている。ラッチ５４の他の
入力はＯＲゲート５２の出力に接続されている。

群選択制御線６８は、ＡＮＤゲート６４の第３の入力に
接続されている。

ＯＲゲート５２の夫々の入力は、夫々ＡＮＤゲート５０
及び４４の出力に結合されている。

ＡＮＤゲート６２及び６０の第２の入力は夫々ラッチ５
４の出力に接続されている。

ＡＮＤゲート４２の第２の入力はＡＮＤゲート６０の出
力に接続されている。

ドライバ６６の入力は夫々ＡＮＤゲート６２及び６４の
出力に接続されている。

本発明の一実施例の動作について以下説明する。

しかしながら、先ず代表的な従来技術のメモリ回路の動
作を説明する。先ず第７図を参照すると、第２図のメモ
リ・システムのようなシステムにおいて、メモリ・アレ
イとプロセッサ間でやりとりされる種々の信号のタイミ
ング関係のタイミング図が示されている。第７図では、
データの読取りもしくはデータの書込み動作を達成する
ために、５つの異なる信号が従来技術のメモリ・アレイ
に印加されている。４つの異なる線もしくは線の群（バ
ス）を介して、プロセッサもしくは支援論理ネットワー
クからアレイに送られるこれ等の信号ハ、行アドレス・
ストローブ（ＲＡＳ）信号、列アドレス・ストローブ（
ＣＡＳ）信号、行アドレス選択信号、列アドレス選択信
号、及びデータ信号である。アドレス選択信号によって
、セルの特定の行もしくは列が選択され、アドレス・ス
トローブ信号は、アドレス・デコーダに、セル選択（ア
ドレッシング）のための選択信号をアレイに実際に転送
させる。

データの読取シ動作では、これ等の種々の信号の時間シ
ーケンスは代表的な場合には次のように行われる。先ず
、特定の行アドレス選択情報が行アドレス・デコーダに
入力され、デコーダは読取りが望まれているメモリ・セ
ルが存在する特定の行を選択するためにこの情報をデコ
ードする。これと同時、もしくは略同時に、ＲＡＳ信号
が活性化され、即ち状態を変化して、行アドレス・デコ
ーダに特定の行を活性化させる。その後、別個の列アド
レス選択信号がアドレス線を介して列アドレス・デコー
ダに送られ、メモリ・セルの特定の列が決定される。こ
れと同時もしくは略同時に、ＣＡＳ信号が活性化され、
即ち状態を変えて、その特定列のセルのすべてが活性化
される。次に、読取られるべき特定のメモリ・セルが活
性化され、記憶されたビット情報がデータ線を介して感
知増幅器にそしてその後アレイの外に出力される。書込
み動作時にも同様のシーケンスのアドレッシング動作が
行われるが、データの方向は勿論逆である。

上述のように、本発明の特徴はデータ・バッファ２４を
使用することによる、１つのバス上に行アドレス、列ア
ドレス信号と共に６重化されたデータ信号の処理能力に
ある。このバスは１つのポートによってメモリ・チップ
に結合されている。

このような装置の動作は第８図に示されている。

第８図は第３図の装置の動作を示している。第８図にお
いて、ＲＡＳ及びＣＡＳ信号は相継いで、本発明の行ア
ドレス・デコーダ２６及び列アドレス・デコーダ２８に
印加される。これ等の信号は支援論理ネットワーク３０
（第３図）によって発生される。第８図に示されている
ように、データ信号を供給する別個のデータ線は存在し
ない。これに代って、行アドレス信号、列アドレス信号
及びデータ信号のためのタイミング関係が３重化アドレ
ス／データ波形に示されている。この特定のタイミング
関係及びデータ・バッファ２４の動作のために、データ
信号は行アドレス及び列アドレス信号と干渉することな
く、アレイ１９との間で転送される。

第８図の３重化された行、列及びデータ信号は、アドレ
ス兼データ線１７（第６図）の特定の１つを介して転送
され、バッファ線１７Ａ（第４図及び第５図）の特定の
１つを介してバッファ２４のデータ端子３４に入力され
る信号を表わしている。

これ等の信号は通常クロックされている。しかしながら
、データφバッファ２４の他のデータ端子３６の信号（
第４図及び第５図）は、データ信号だけである。アドレ
ス信号はデータ会バッファ２４に送られるが、これ等の
アドレス信号は、本発明に従って使用される特定のタイ
ミング関係のために、アレイに入出力されるデータには
何の影響も与えない。同じように、データ信号はデコー
ダ２６及び２８へ送られるが、本発明の特定のタイミン
グ関係のために、アレイのアドレッシングには影響がな
い。たとえば、ＲＡＳ及びＣＡＳ信号によって、メモリ
・サイクルの指定されたアドレス部分の期間だけアドレ
ッシングが可能になる。

このようにして、データ・バッファ２４はメモリ書込み
サイクルのアドレスについてブロック機能を遂行し、メ
モリ読取シサイクルのデータについてブロッキング、ゲ
ーティング及び駆動を遂行する。メモリ・サイクルのあ
る時点では、これ等の３つの信号（行アドレス、列アド
レス及びデータ）のすべてが同じ線群、従って同じアド
レス・ポート兼代替データ・ポート２３を使用するため
に、データはデーターバッファ及びメモリ・アレイに対
する入出力をブロック即ち阻止される。

上述の動作は、単一メモリ・チップに対して入出力され
る時のメモリの動作及びアドレス信号に関する。しかし
なから、本発明は群に組織化された多数のチップを使用
した、大きなメモリ組織に使用できる。上述のように、
このような複数の群１２は第１図に示されている。特定
の群内、たとえば第１図のメモリ・チップ群１人内のメ
モリ・チップ１３の配列は、第６図に詳細に示されてい
る。第６図に示した、特定の実施例には、９列及び８行
のアレイに組織化された７２個の個々のメモリ・チップ
１６が示されている。アドレス兼データ・バス１７はす
べてのチップと接続されていて、アドレス及びデータ情
報を与えている（図では便宜上９本のアドレス及びデー
タ線が示されているが、実際にはこれ等のすべては支援
論理ネットワーク１６の１つのＩ１０ポートに接続され
た１本のバスの部分である）。別個の制御バス１８も又
すべでのチップに接続されていて（読取りデータ、クロ
ック、群選択、行アドレス・ストローブ及び列アドレス
・ストローブのような制御情報を与える。情報は、複数
の支援論理ネットワーク１６からのバスを通して供給さ
れる（第３図参照）。

支援論理ネットワーク１６はさらに、データ・バス１４
、アドレス１５及び制御バス１８Ａによってプロセッサ
（図示されず）に接続されている。

電力線（図示されず）だけでなく追加の制御線が存在す
る。

第６図のメモリ・チップ群１２の動作は、第９図及び第
１０図のタイミング図に示されている。

第９図は６フエツチ”即ち゛読取り°“動作を示し、第
１０図は”記憶”即ち”書込みパ動作を示す。

第９図及び第１０図とともに第３図及び第６図を参照さ
れたい。第９図の”フェッチ゛′動作では、行アドレス
選択信号及び列アドレス選択信号が順次、適切なＲＡＳ
もしくはＣＡＳ信号とともに、特定の行中のすべてのチ
ップに同時に送られる。

このアドレッシング・フェイズ中、読取り信号が活性化
され、クロック信号は与える必要はない。

−度特定の行及び列が選択されると、クロック制御線５
６（第６図）が順次活性化されて制御バス１８（第６図
）を介して、同じ行アドレスを有するすべてのチップに
送られる。各クロック・パルスは第９図の”行１データ
１゛行２データ″等の信号によって示されたように、−
時に１行ずつ、１行のチップ全体からデータ・ワードを
読出す。

１書込み”動作は、データが先ずデータ・バッファにラ
ッチされてからセルがアドレスされる点を除いて”読取
シ”動作と似ている。このようにして、一連のデータ拳
ワードの行の全部が、チップをアドレスするのに使用し
たのと同じアドレス及びデータ線１７を介してアレイに
順次入出力される。別個のデータ線が必要とされないの
で、第６図の支援論理ネットワーク１６中の追加のＩ１
０回路の必要がなくなる。第６図に示したタイプの多く
の群が組合されて、第２図に示された全ネットワーク部
ちメモリ組織にされる。しかしながら、代替データ・ポ
ートが使用されない場合には、各チップの専用アドレス
・ポートが使用される。

このようにして、かなシ便利で、コスト効率の高いメモ
リ設計が達成され、これによって同じメモリ・チップが
、高速用の２重ポート応用でも、低コストの単一ポート
応用でも使用される。

Ｆ９発明の効果 本発明に従えば、代替データ・ポートとしても使用可能
なアドレス・ポートを有するメモリが与えられる。

【図面の簡単な説明】

第１図は、本発明のメモリ組織のブロック図である。 第２図は、従来技術のメモリ・システムのブロック図で
ある。 第３図は、本発明の個々のメモリ・チップのブロック図
である。 第４図は、第３図のデータ・バッファのブロック図であ
る。 第５図は、第４図のバッファ論理マクロ回路の一実施例
の論理図である。 第６図は、第１図のメモリ・チップ群のブロック図であ
る。 第７図は、代表的な従来技術のメモリ回路の動作を示し
たタイミング図である。 第８図は、本発明の個々のメモリ・チップの動作を示し
たタイミング図である。 第９図は、第６図のメモリ・チップ群の”フェッチ″モ
ード動作のタイミング図である。 第１０図は、第６図のメモリ・チップ群の”記憶″モー
ド動作のタイミング図である。 １０・・・・メモリ・システム、１１・・・・プロセッ
サ、１２・・・・メモリ・チップ群、１３・・・・メモ
リ・チップ、１４・・・・データ・バス、１５・・・・
アドレス・バス、１６・・・・支援論理ネットワーク、
１７・・・・アドレス兼データ・バス、１８．１８Ａ・
・・・制御バス、１９・・・・メモリ・アレイ、２０・
・・・感知増幅器、２１・・・・標準データ・ポート、
２２・・・・Ｉ１０データ・インターフェイス回路、２
３・・・・アドレス・ポート兼代替データ・ポート、２
４・・・・データ・バッファ、２６・・・・行アドレス
・デコーダ、２８・・・・行アドレス・デコーダ、３０
・・・・支援論理ネットワーク １ｉｔ人　　インターナショカル・ビジネス・マシーン
ズ・コーボレー・ンヨン代理人　弁理士　　山　　　本
　　　仁　　　朗（外１名） メモ、リ　チップ 聞 国 パン７丁−ｔｉｔづクロ田１ｋ ”−’２３６ ．１Ｐ１５１１］ 第７図 トーーーーーーーーーー 綺１１１− 系８０ 晴＋ｔｌ

Claims (2)

【特許請求の範囲】
1. （１）アドレス回路及びデータ入出力回路を有するメモ
   リ・アレイと、上記アドレス回路に結合された第１のポ
   ートと、上記データ入出力回路に結合された第２のポー
   トとを有するメモリにおいて、上記第１のポートをアド
   レス・ポート及びデータ・ポートとして兼用するように
   したことを特徴とするメモリ。
2. （２）アドレス回路及びデータ入出力回路を有するメモ
   リ・アレイと、上記アドレス回路に結合された第１のポ
   ートと、上記データ入出力回路に結合された第２のポー
   トとを有するメモリにおいて、上記第１のポートはアド
   レス信号及びデータ信号を互いに異なる所定の時間に受
   取るアドレス・ポート兼データ・ポートとして使用され
   、 上記メモリは、上記データ信号に対応する所定の時間に
   上記第１のポートと上記データ入出力回路との間にデー
   タ転送路を与える双方向データ・バッファ回路を有する
   ことを特徴とするメモリ。