JPH02123635U - - Google Patents
Info
- Publication number
- JPH02123635U JPH02123635U JP3280489U JP3280489U JPH02123635U JP H02123635 U JPH02123635 U JP H02123635U JP 3280489 U JP3280489 U JP 3280489U JP 3280489 U JP3280489 U JP 3280489U JP H02123635 U JPH02123635 U JP H02123635U
- Authority
- JP
- Japan
- Prior art keywords
- input
- microprocessor
- comparator
- memory
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
第1図は本考案に係るマイクロプロセツサ・ア
ナライザの一実施例を示す要部構成図、第2図は
第1図の破線で囲んだ部分の詳細を示す構成図、
第3図はコンパレータの設定値の一例を示す図、
第4図はタイムチヤート、第5図はシーケンシヤ
ルトリガを実現した従来のトリガ発生回路の一例
を示す構成図である。 1……ターゲツトμP、2……トリガ検出回路
、3……メモリアドレスカウンタ、4……トレー
スメモリ、5……ホストCPU、6〜9……3ス
テートバツフア、21〜24……コンパレータ、
25……カウンタ、26〜29……コンパレータ
のAn入力の設定値。
ナライザの一実施例を示す要部構成図、第2図は
第1図の破線で囲んだ部分の詳細を示す構成図、
第3図はコンパレータの設定値の一例を示す図、
第4図はタイムチヤート、第5図はシーケンシヤ
ルトリガを実現した従来のトリガ発生回路の一例
を示す構成図である。 1……ターゲツトμP、2……トリガ検出回路
、3……メモリアドレスカウンタ、4……トレー
スメモリ、5……ホストCPU、6〜9……3ス
テートバツフア、21〜24……コンパレータ、
25……カウンタ、26〜29……コンパレータ
のAn入力の設定値。
Claims (1)
- 【実用新案登録請求の範囲】 ターゲツトマイクロプロセツサの指定されたバ
ス・データを順次トレースメモリに記憶し、トリ
ガワードが検出されると設定されたサンプル数だ
けサンプルした後メモリへの記憶を停止し、トリ
ガワード検出の前後のトレースデータを参照して
マイクロプロセツサの動作を解接することのでき
るマイクロプロセツサ・アナライザにおいて、 第1の入力には所定パターンを入力し、第2の
入力にはターゲツトマイクロプロセツサのアドレ
ス、データ、ステータス等の信号を入力し、第1
の入力と第2の入力を比較する少なくとも2個以
上のコンパレータと、 このコンパレータの出力信号により制御され、
その出力信号が前記コンパレータの第2の入力に
接続される少なくとも1個のNビツトカカウンタ
を具備し、前記コンパレータの出力によりシーケ
ンシヤルなトリガ検出およびメモリへの記憶制御
をリアルタイムで行なうことを特徴としたマイク
ロプロセツサ・アナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280489U JPH02123635U (ja) | 1989-03-23 | 1989-03-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280489U JPH02123635U (ja) | 1989-03-23 | 1989-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123635U true JPH02123635U (ja) | 1990-10-11 |
Family
ID=31259380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280489U Pending JPH02123635U (ja) | 1989-03-23 | 1989-03-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123635U (ja) |
-
1989
- 1989-03-23 JP JP3280489U patent/JPH02123635U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6019220A (ja) | マイクロコンピユ−タ | |
| JPS6142186Y2 (ja) | ||
| JPH0645261Y2 (ja) | ロジック・アナライザ | |
| JP2816745B2 (ja) | タイマ出力装置 | |
| JP3482417B2 (ja) | トリガーレベル可変のデジタルデータ長時間記録装置 | |
| JP2620072B2 (ja) | 論理回路試験装置 | |
| JPH03113646A (ja) | トレース回路 | |
| JP2538671Y2 (ja) | パルス計測装置 | |
| JPH0799505B2 (ja) | マイクロプロセッサ・アナライザ | |
| JP2786033B2 (ja) | 時間測定装置 | |
| JP2817267B2 (ja) | ブレークアドレス検出装置 | |
| JPS605534U (ja) | プログラムアナライザ | |
| JP2754899B2 (ja) | デバック装置のリターンアドレス監視回路 | |
| JP2572736B2 (ja) | インサーキットエミュレータのデータバス競合回避回路 | |
| JPS643959U (ja) | ||
| JPS60147858A (ja) | 動作中のメモリ内容読出し方式 | |
| JPH03105640A (ja) | メモリクリア制御方式 | |
| JPS63163539U (ja) | ||
| JPH04310138A (ja) | データ伝送装置のデバッグ方法 | |
| JP3091382B2 (ja) | キーボード入力読み取り方法 | |
| JPH0573347A (ja) | エミユレーシヨン装置 | |
| JPS61147439U (ja) | ||
| JPS61292756A (ja) | プログラムデバツク補助回路 | |
| JPS63201848A (ja) | メモリのアドレスカウンタ制御方式 | |
| JPH0443276U (ja) |