JPH02123754A - 電子半導体装置用の誘電体層の形成方法 - Google Patents

電子半導体装置用の誘電体層の形成方法

Info

Publication number
JPH02123754A
JPH02123754A JP1252502A JP25250289A JPH02123754A JP H02123754 A JPH02123754 A JP H02123754A JP 1252502 A JP1252502 A JP 1252502A JP 25250289 A JP25250289 A JP 25250289A JP H02123754 A JPH02123754 A JP H02123754A
Authority
JP
Japan
Prior art keywords
layer
siloxane
semiconductor device
dielectric layer
electronic semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1252502A
Other languages
English (en)
Other versions
JP2856326B2 (ja
Inventor
Fabio Gualandris
ファビオ　ガランドリス
Luisa Masini
ルイザ　マシーニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SRL
Publication of JPH02123754A publication Critical patent/JPH02123754A/ja
Application granted granted Critical
Publication of JP2856326B2 publication Critical patent/JP2856326B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
    • H10P14/6529—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by exposure to a gas or vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6342—Liquid deposition, e.g. spin-coating, sol-gel techniques or spray coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、電子半導体装置用の第１相互接続誘電体層に
関する。
本発明は、上記誘電体層を形成する方法にも関している
。
［従来の技術及び発明が解決しようとする課題］周知の
ように、０ＭＯ８装置を製造している間に、ゲート、ソ
ース領域及びドレイン領域の形成、並びに再酸化に続い
て、絶縁酸化物の誘電体層が、０．８〜１．０ミクロン
の範囲内の厚さで付着させられる。
一般に第１相互接続誘電体層と呼ばれている上記誘電体
層は、多結晶質シリコンの表面層を、電気的な相互接続
用の金属のパスから分離する。
半導体装置のゲートが定められると、半導体装置は所定
の輪郭即ち断面形状を示す。
第１相互接続誘電体層の連続的な付着は、上記輪郭の特
徴を強めつつその輪郭に従うので、その付着工程に続く
マスキング工程、コンタクト形成工程及び金属付着工程
が、それによって影響を受け、現行の製造プロセスにお
ける低い歩留りであって不良品の高い発生率に起因する
ものをもたらす。更に、輪郭を形成する表面の不規則性
即ち凹凸は、金属化マスクへの相互接続のパスのサイズ
の縮小に対する主要な障害になっている。
上記欠点を除去するため、従来の技術は、ＣＭＯ８に関
し、その上にポロホスホシリケートの層が付着させられ
る二酸化ケイ素の第１の層を有する二重の誘電体層の使
用を提案している。
ポロホスホシリケート（例えばボロホスホシリケートガ
ラス即ちＢ　Ｐ　Ｓ　Ｇ）は、もし半導体が９００〜１
０００℃で約３０〜６０分間の熱処理を受けるならば、
その下にある上記輪郭による影響が弱められることを可
能にする。
例えば「第５回ＩＥＥＥ国際Ｖ−Ｍｉｃ会議」、Ｎｏ、
３！５７　（１９８８年６月１３〜１４日）に記載され
ているような、古典的な平坦化として知られている方法
によると、ポロホスホシリケートは、ホトレジスト層で
覆われ、１対１の選択性でプラズマエツチングされる。
これにより、かなり平坦な表面が得られる。しかしなが
ら、この方法の再現性は乏しく、且つ方法自体にむらが
あるので、この方法は、大規模集積回路の製造工程にお
ける要求を満たすことはできない。また、それによって
達成される平坦化の度合いは、下に横たわっている上記
輪郭に大いに依存しており、しかも、この製造方法にお
いては、２つの余計な工程を必要とする。
例えば「第５回ＩＥＥＥ国際Ｖ−Ｍｉｃ会議」、Ｎｏ、
２９３　（１９８８年６月１３〜１４日）に記載されて
いるような第２の従来技術は、ポロホスホシリケート上
に、シロキサンの層即ち所謂スピンオングラス（ＳＯＧ
）であって、選択性エツチング工程の間、下に横たわっ
ている上記輪郭に余り敏感でないものを重ねることから
なっている。
しかしながら、この製造方法においも、余計な工程を必
要とする。
更に別の従来技術が、「第４回Ｉ　ＥＥＥ国際Ｖ−Ｍｉ
ｃ会議Ｊ　、Ｎｏ、６１　（１９８７年６月１５〜１６
日）に記載されており、この従来技術は、輪郭を形成し
ている表面上に、従って、多結晶質シリコンの層上にシ
ロキサンを直接付着させ、窒素雰囲気下で熱処理を行い
、そしてポロホスホシリケートを付着させることからな
っている。そして、その後の９２０°Ｃでの最終的な熱
処理が端面の輪郭を和らげるということが見出された。
しかしながら、この方法は、それから得られる利点にも
拘らず、平坦化された構造をもたらすには十分には効果
的でなかった。
本発明の目的は、新規なタイプの第１相互接続誘電体で
あって、それを自己平坦化させるような特性を有するも
のを提供することである。
［課題を解決するための手段］ 上記目的を達成するため、本発明によれば、電子半導体
装置用の第１相互接続誘電体層であって、自己平坦化シ
ロキサンの層が重ねられる、テトラエチルオルトシリケ
ートの第１層を備えることを特徴とする誘電体層が提供
される。
［実　施　例コ 以下、添付図面を参照して本発明の実施例について説明
する。
図面は、本発明に係る第１相互接続誘電体層を有する電
子半導体装置の構造を概略的に示す断面図である。
図面を参照するに、電子半導体装置、具体的には０ＭＯ
８装置が、参照符号１で全体的且つ概略的に示されてお
り、この半導体装置１は、互に直列に接続されているＰ
チャネルＭＯ８）ランジスタ２とＮチャネルＭＯＳトラ
ンジスタとからなっている。
半導体装置１はＰ形の不純物を極く僅かにドープされて
いる半導体基板３を備えており、この半導体基板内には
、その半導体基板とは反対の形の不純物がドープされて
いる、一般にＮウェルと呼ばれているボッド４が形成さ
れている。
Ｎウェルボッド４内部には、共にＰ形にドープされてい
る２つのゾーン５及び６が形成されており、それらは、
トランジスタ２のソース及びドレインをそれぞれ形成す
ると共に、所謂チャネル領域７を画成しており、このチ
ャネル領域７の上には、多結晶質シリコンのゲート８ａ
を有する絶縁酸化物（所謂ゲート酸化物）の層８が重ね
られている。
ソース５のゾーン及びドレイン６のゾーンの横方向の、
Ｎウェルボッド４の周辺縁部には、対向する絶縁ゾーン
９が設けられており、この絶縁ゾーン９の上には、ケイ
素酸化物（所謂フィールド酸化物）の層１０が重ねられ
ている。
上記構成から始まって、テトラエチルオルトシリケート
の層１１が、７００〜７５０℃の温度でＬＰＧＶＤ反応
器を用いて付着させられる。
この方法によると、ゲート８ａ１ソース５及びドレイン
６上の上記酸化物の層１１の厚さの間の差異が１０％未
満になるような、高い被覆度を得ることが可能になる。
次の、約１０分間の窒素雰囲気下における９００℃での
熱処理は、その被覆能力を不変のままに維持しつつ、テ
トラエチルオルトシリケートの層１１に優れた電気的特
性を与える。
層１１の厚さは、ゲート８ａの多結晶質シリコンの厚さ
よりも５００オングストロームだけ薄いのが好適である
。
層１１は、有利に、自己平坦化シロキサンの層１２によ
って覆われる。この層は、スピンナとして知られている
デイスペンサを用いて形成され、もって、アルコールで
希釈されたシロキサンが分配され、そして、その希釈さ
れたシロキサンは、誘電体に変換されるべく、熱処理を
受ける。
具体的には、シロキサンの層１２は、１分間、態に置か
れる。その後、それは、１００　ｍＴｏｒｒの窒素雰囲
気下での４２５℃で６０分間の第１熱処理工程にさらさ
れ、そして、６００℃の温度の第２熱処理工程に同じ時
間だけさらされる。
大気圧の蒸気雰囲気下での９００℃で３０分間の追加の
処理をもって、希釈されたシロキサンを誘電体に変換す
るのに必要な工程が終了する。
上述した工程の最終生成物は、在来の・、マスキング工
程、コンタクトマスキング工程、レジスト除去工程、相
互接続材料付着工程、及び最終不動態酸化物層付着工程
に合格し得る、平坦な構造である。
電気的な相互接続は、シロキサンからの所謂電気的毒作
用を防ぐため、チタンの第１層を用いてなされるという
ことは、賢明である。更に、実験室試験は、最終不動態
誘電体層の、シロキサンへの優れた接着性を示した。
［発明の効果］ 以上のように、本発明に係る第１相互接続誘電体層は、
あらゆるタイプの半導体装置に対して高度の平坦性をも
たらす。
本発明の別の利点は、上記誘電体層が、コンタクト層及
び金属化層のりソゲラフイエ程の歩留りを増大させ得る
と共に、金属化のリソグラフィツク解像度を向上させて
よりコンパクトな相互接続構造をもたらし得るというこ
とである。
本発明の更に別の利点は、上記誘電体層カベ相互接続構
造が基板の輪郭即ち断面形状とは独立に設計されること
を可能にし、もって自動設計を容易にするということで
ある。
【図面の簡単な説明】
図面は、本発明に係る第１相互接続誘電体層を有する電
子半導体装置の構造を示す断面図である。 １・・・電子半導体装置 ３・・・半導体基板 ４・・・ボッド ５・・・ソース ６・・・ドレイン ７・・・チャネル領域 ８・・・絶縁酸化物 ８ａ・・・ゲート ト・・テトラエチルオルトシリケー ２・・・シロキサンの層 トの層

Claims (1)

  1. 【特許請求の範囲】 １、電子半導体装置用の第１相互接続誘電体層であって
    、 自己平坦化シロキサンの層（１２）が重ねられる、テト
    ラエチルオルトシリケートの第１層（１１）を備えるこ
    とを特徴とする誘電体層。 ２、第１相互接続誘電体を備えた電子半導体装置であっ
    て、該電子半導体装置の輪郭を規定すると共に該誘電体
    の層で覆われている、種々にドープされたゾーン即ち領
    域（５、６、７、８、９）が、その上に形成されている
    半導体基板（３）を具備するタイプのものにおいて、 前記層が、自己平坦化シロキサンの層（１２）で覆われ
    ている、テトラエチルオルトシリケートの第１層（１１
    ）からなることを特徴とする電子半導体装置。 ３、電子半導体装置用の第１相互接続誘電体層を作製す
    る方法であって、 テトラエチルオルトシリケートの第１層を付着させるテ
    トラエチルオルトシリケート付着工程と、それに続く、
    自己平坦化シロキサンの層を付着させるシロキサン付着
    工程と、 を具備することを特徴とする方法。 ４、所定の期間を有する窒素雰囲気下での熱処理が、前
    記工程の間に行われる請求項３記載の方法。 ５、前記シロキサン付着工程に続いて、所定の期間を有
    する少なくとも１回の熱処理工程が、低圧窒素雰囲気下
    での所定温度で実施される請求項３記載の方法。 ６、所定の期間に亘って大気圧の蒸気雰囲気下で実施さ
    れる、更に別の最終熱処理工程を含む請求項５記載の方
    法。
JP1252502A 1988-09-29 1989-09-29 電子半導体装置用の誘電体層の形成方法 Expired - Fee Related JP2856326B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT8822123A IT1227245B (it) 1988-09-29 1988-09-29 Strato dielettrico di prima interconnessione per dispositivi elettronici a semiconduttore
IT22123-A/88 1988-09-29

Publications (2)

Publication Number Publication Date
JPH02123754A true JPH02123754A (ja) 1990-05-11
JP2856326B2 JP2856326B2 (ja) 1999-02-10

Family

ID=11191834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1252502A Expired - Fee Related JP2856326B2 (ja) 1988-09-29 1989-09-29 電子半導体装置用の誘電体層の形成方法

Country Status (5)

Country Link
US (1) US5045504A (ja)
EP (1) EP0360992B1 (ja)
JP (1) JP2856326B2 (ja)
DE (1) DE68917840T2 (ja)
IT (1) IT1227245B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499057A (ja) * 1990-08-07 1992-03-31 Seiko Epson Corp 半導体装置とその製造方法
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
JP2757782B2 (ja) * 1994-06-30 1998-05-25 日本電気株式会社 半導体装置の製造方法
EP0851463A1 (en) 1996-12-24 1998-07-01 STMicroelectronics S.r.l. Process for realizing an intermediate dielectric layer for enhancing the planarity in semiconductor electronic devices
US7098499B2 (en) * 2004-08-16 2006-08-29 Chih-Hsin Wang Electrically alterable non-volatile memory cell
JP4796066B2 (ja) 2004-09-16 2011-10-19 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 二酸化ケイ素層を製造する方法
US7439111B2 (en) * 2004-09-29 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
US4571366A (en) * 1982-02-11 1986-02-18 Owens-Illinois, Inc. Process for forming a doped oxide film and doped semiconductor
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
US4619839A (en) * 1984-12-12 1986-10-28 Fairchild Camera & Instrument Corp. Method of forming a dielectric layer on a semiconductor device
EP0204631A3 (en) * 1985-06-04 1987-05-20 Fairchild Semiconductor Corporation Semiconductor structures having polysiloxane leveling film
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4753901A (en) * 1985-11-15 1988-06-28 Ncr Corporation Two mask technique for planarized trench oxide isolation of integrated devices
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4806504A (en) * 1986-09-11 1989-02-21 Fairchild Semiconductor Corporation Planarization method

Also Published As

Publication number Publication date
EP0360992B1 (en) 1994-08-31
US5045504A (en) 1991-09-03
JP2856326B2 (ja) 1999-02-10
EP0360992A2 (en) 1990-04-04
DE68917840T2 (de) 1994-12-22
EP0360992A3 (en) 1990-08-29
IT1227245B (it) 1991-03-27
DE68917840D1 (de) 1994-10-06
IT8822123A0 (it) 1988-09-29

Similar Documents

Publication Publication Date Title
EP0680084B1 (en) Method of forming vias in a semiconductor device having a low permittivity dielectric layer thereon
CA2125465C (en) Method of making integrated circuits
US5210053A (en) Method for fabricating semiconductor device
US5726098A (en) Method of manufacturing semiconductor device having multilevel interconnection
JPH0951038A (ja) 半導体装置およびその製造方法
JPH02123754A (ja) 電子半導体装置用の誘電体層の形成方法
US5210054A (en) Method for forming a contact plug
KR100510586B1 (ko) Ｐｉｐ 커패시터 및 모스 트랜지스터를 갖는 반도체소자의 제조 방법
US5985725A (en) Method for manufacturing dual gate oxide layer
US5597764A (en) Method of contact formation and planarization for semiconductor processes
JPH11354720A (ja) 半導体デバイス内にコンデンサを形成する方法
US5391519A (en) Method for increasing pad bonding of an IC (1)
US5714038A (en) Method for forming contact hole of semiconductor device
US6221786B1 (en) Methods for isolating interconnects
JPS63302537A (ja) 集積回路の製造方法
KR100322523B1 (ko) 캐핑레이어를갖는반도체장치의평탄화형성방법
JPS63299142A (ja) 多層配線構造を有する半導体装置の製造方法
KR100194656B1 (ko) 반도체 장치 제조방법
EP0296718A2 (en) A coplanar and self-aligned contact structure
JPH0642481B2 (ja) 半導体装置の製法
JP2637726B2 (ja) 半導体集積回路装置の製造方法
US6143664A (en) Method of planarizing a structure having an interpoly layer
JPS6149438A (ja) 半導体装置
JPH0194623A (ja) 多層配線半導体装置の製造方法
JPS6151848A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees