JPH0212442A - 誤書き込み防止機能を備えたｉｃカード - Google Patents
誤書き込み防止機能を備えたｉｃカードInfo
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- JPH0212442A JPH0212442A JP63160745A JP16074588A JPH0212442A JP H0212442 A JPH0212442 A JP H0212442A JP 63160745 A JP63160745 A JP 63160745A JP 16074588 A JP16074588 A JP 16074588A JP H0212442 A JPH0212442 A JP H0212442A
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- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＩＣカード、特に同一ページ内アドレスに１
ライトサイクル中に複数のデータを連続して書き込むペ
ージモード書き込み手段を有するＩＣカードに関するも
のである。
ライトサイクル中に複数のデータを連続して書き込むペ
ージモード書き込み手段を有するＩＣカードに関するも
のである。
最近、マイクロコンピュータとプログラマブルＲＯＭ（
以下ＰＲＯＭと略称）とを内蔵したＩＣカードが開発さ
れ普及しつつあるが、特にＰＲＯＭとしてＥＥＦＲＯＭ
等を使用し、１ライトサイクル中に同一ページ内のアド
レスに複数のデータを書き込むページモード書き込み方
法により書き込みスピードの向上が可能になった。
以下ＰＲＯＭと略称）とを内蔵したＩＣカードが開発さ
れ普及しつつあるが、特にＰＲＯＭとしてＥＥＦＲＯＭ
等を使用し、１ライトサイクル中に同一ページ内のアド
レスに複数のデータを書き込むページモード書き込み方
法により書き込みスピードの向上が可能になった。
従来のページモード書き込み方法は、′通常書き込み制
御信号に同期して、ページ内のアドレスに対応したデー
タを順次ＰＲＯＭ内部にラッチしく以下外部書き込みと
称す）、ページ内のデータのラッチが終了すると、対応
するアドレスのメモリセル（こデータを書き込む（以下
内部書き込みと称す）手順で行なわれる。
御信号に同期して、ページ内のアドレスに対応したデー
タを順次ＰＲＯＭ内部にラッチしく以下外部書き込みと
称す）、ページ内のデータのラッチが終了すると、対応
するアドレスのメモリセル（こデータを書き込む（以下
内部書き込みと称す）手順で行なわれる。
外部書き込みから内部書き込みに移行する方法としては
、大きく分けて２つの方法が現在使用されている。第１
の方法は、第６図のタイミングチャートに示すように、
外部書き込みにおける第１バイトの書き込み開始から一
定時間（Ｔｐｌｗ）中に同一ページ内の引き続く第２〜
第ｎバイトのデータを書き込む、第１バイトの書き込み
開始から一定時ｒｒＩ（Ｔｐｌｗ）後？、： Ｆ ＲＯ
Ｍ ハ自動的！内１１１込みに移行し、一つのライトサ
イクルを終了する。
、大きく分けて２つの方法が現在使用されている。第１
の方法は、第６図のタイミングチャートに示すように、
外部書き込みにおける第１バイトの書き込み開始から一
定時間（Ｔｐｌｗ）中に同一ページ内の引き続く第２〜
第ｎバイトのデータを書き込む、第１バイトの書き込み
開始から一定時ｒｒＩ（Ｔｐｌｗ）後？、： Ｆ ＲＯ
Ｍ ハ自動的！内１１１込みに移行し、一つのライトサ
イクルを終了する。
第２の方法では、第６図のタイミングチャートに示すよ
うに、外部書き込みの書き込むべきデータバイトの時間
間隔（Ｔｂｌｃ）の最大値（Ｔｂｌｃ蹟ａｘ）を設定し
ておき、該時間間隔（Ｔｂｌｃ）が設定した最大値（Ｔ
ｂｌｃｍａｘ）を越えた場合にＰＲＯＭは自動的に内部
書き込みに移行する。
うに、外部書き込みの書き込むべきデータバイトの時間
間隔（Ｔｂｌｃ）の最大値（Ｔｂｌｃ蹟ａｘ）を設定し
ておき、該時間間隔（Ｔｂｌｃ）が設定した最大値（Ｔ
ｂｌｃｍａｘ）を越えた場合にＰＲＯＭは自動的に内部
書き込みに移行する。
従来の装置は以上のように構成されているので、例えば
、ＩＣカードの接触不良、ノイズによるＣＰＵの誤動作
、プログラムの暴走等により誤ってページ書き込みモー
ドを持つＰＲＯＭに見掛は上データを書き込む動作を行
った場合、上記のシーケンスに従い自動的に内部メモリ
セルに書き込まれてしまうという問題があった。
、ＩＣカードの接触不良、ノイズによるＣＰＵの誤動作
、プログラムの暴走等により誤ってページ書き込みモー
ドを持つＰＲＯＭに見掛は上データを書き込む動作を行
った場合、上記のシーケンスに従い自動的に内部メモリ
セルに書き込まれてしまうという問題があった。
この発明は上述したような問題点を解決するためになさ
れたもので、ページ書き込みモードを有するＰＲＯＭに
仮に誤って正しくないデータを書き込む動作を行った場
合でも、内部書き込みに移行せず、メモリセルの内容を
書き替えるという誤書き込みを防止できるＩＣカードを
得ることを目的とするものである。
れたもので、ページ書き込みモードを有するＰＲＯＭに
仮に誤って正しくないデータを書き込む動作を行った場
合でも、内部書き込みに移行せず、メモリセルの内容を
書き替えるという誤書き込みを防止できるＩＣカードを
得ることを目的とするものである。
この発明の第１発明に係るＩＣカードは、ページモード
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータの書き込みタイミングの間隔を計測す
る計測手段と、その計測手段による計測値が所定値を超
えた場合に上記ライトサイクル中に外部より書き込まれ
たデータの内部書き込みを行わず該ライトサイクルを中
止する内部書き込み中止手段とを備えるものである。
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータの書き込みタイミングの間隔を計測す
る計測手段と、その計測手段による計測値が所定値を超
えた場合に上記ライトサイクル中に外部より書き込まれ
たデータの内部書き込みを行わず該ライトサイクルを中
止する内部書き込み中止手段とを備えるものである。
この発明の第２発明に係るＩＣカードは、ページモード
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータ書き込みタイミング及び前記一連のデ
ータの最初か最後に設定された書き込みコマンドの設定
タイミングの間隔を計測する計測手段と、その計測手段
による計測値が所定値を超えた場合に上記ライトサイク
ル中に外部より書き込まれたデータの内部書き込みを行
わず該ライトサイクルを中止する内部書き込み中止手段
とを備えるものである。
書き込み時に１ライトサイクル中に外部より書き込まれ
る連続するデータ書き込みタイミング及び前記一連のデ
ータの最初か最後に設定された書き込みコマンドの設定
タイミングの間隔を計測する計測手段と、その計測手段
による計測値が所定値を超えた場合に上記ライトサイク
ル中に外部より書き込まれたデータの内部書き込みを行
わず該ライトサイクルを中止する内部書き込み中止手段
とを備えるものである。
この発明におけるＩＣカードは、接触不良、ノイズによ
るＣＰＵの誤動作、プログラムの暴走等により、誤って
外部書き込みモードに入りエラーデータが書き込まれた
場合には、計測手段によりこれを検出して、内部書き込
み中止手段により内部書き込みに入るのを中止する。従
って、エラーデータが誤ってＰＲＯＭへ書き込まれるこ
とを確実に防止でき、ＩＣカードの信頼性を著しく向上
することができる。
るＣＰＵの誤動作、プログラムの暴走等により、誤って
外部書き込みモードに入りエラーデータが書き込まれた
場合には、計測手段によりこれを検出して、内部書き込
み中止手段により内部書き込みに入るのを中止する。従
って、エラーデータが誤ってＰＲＯＭへ書き込まれるこ
とを確実に防止でき、ＩＣカードの信頼性を著しく向上
することができる。
以下、この発明の一実施例について添付図面を参照して
説明する。
説明する。
第１図は本発明によるＩＣカード内部の回路構成を示す
ブロック図である。第１図に示すように、本発明による
ＩＣカードは、ＥＥＰＲＯＭ等よりなるＰＲＯＭＩと、
ＲＡＭ２と、ＲＯＭ３と、ＡＬＵ（論理演算装置）４と
、アキュームレータ（累算器）５と、インデックスレジ
スタ６と、プロセッサステータスレジスタ７と、プログ
ラムカウンタ８と、スタックポインタ９と、タイマー用
プリスケーラ１０と、タイマ１１と、命令レジスタ１２
と、命令レコーダ１３と、クロック回路１４と、入出力
端子Ｉ１０に接続され外部装置（図示せず）とアドレス
バス１９及びデータバス２０との間でデータの伝送を行
うＵＡＲＴ（直列インターフェース）１５とを有する。
ブロック図である。第１図に示すように、本発明による
ＩＣカードは、ＥＥＰＲＯＭ等よりなるＰＲＯＭＩと、
ＲＡＭ２と、ＲＯＭ３と、ＡＬＵ（論理演算装置）４と
、アキュームレータ（累算器）５と、インデックスレジ
スタ６と、プロセッサステータスレジスタ７と、プログ
ラムカウンタ８と、スタックポインタ９と、タイマー用
プリスケーラ１０と、タイマ１１と、命令レジスタ１２
と、命令レコーダ１３と、クロック回路１４と、入出力
端子Ｉ１０に接続され外部装置（図示せず）とアドレス
バス１９及びデータバス２０との間でデータの伝送を行
うＵＡＲＴ（直列インターフェース）１５とを有する。
なお、ＡＬＵ４、アキュームレータ５、プロセッサステ
ータスレジスタ７、プログラムカウンタ８及びスタック
ポインタ９はＩＣカードの動作を制御するＣＰＵを構成
する。
ータスレジスタ７、プログラムカウンタ８及びスタック
ポインタ９はＩＣカードの動作を制御するＣＰＵを構成
する。
第２図は第１図のＰＲＯＭとしてのＥＥＰＲＯＭの詳細
を示すブロック図である。第２図に示すように、ＥＥＰ
ＲＯＭＩは、メモリセルアレイ２１と、データバス２０
からデータラッチ・センスアンプ２７へのデータのラッ
チを制御する外部書き込み制御回路２２と、データラッ
チ・センスアンプ２７にラッチされたデータのメモリセ
ルアレイ２】への書き込みを制御する内部書き込み制御
回路２３と、アドレスバス１９から列アドレスをラッチ
する第１アドレスデコーダ・ラッチ２４と、アドレスバ
ス１９から行アドレスをラッチする第２アドレスデコー
ダ・ラッチ２５と、アドレスバス１９及びデータバス２
０から書き込みコマンドをラッチするコマンドラッチ２
６と、データバスからのデータを一時的に蓄えるデータ
ラッチ・センスアンプ２７と、メモリセルアレイ２１へ
作動電力を供給する高電圧発生回路２９とからなる。
を示すブロック図である。第２図に示すように、ＥＥＰ
ＲＯＭＩは、メモリセルアレイ２１と、データバス２０
からデータラッチ・センスアンプ２７へのデータのラッ
チを制御する外部書き込み制御回路２２と、データラッ
チ・センスアンプ２７にラッチされたデータのメモリセ
ルアレイ２】への書き込みを制御する内部書き込み制御
回路２３と、アドレスバス１９から列アドレスをラッチ
する第１アドレスデコーダ・ラッチ２４と、アドレスバ
ス１９から行アドレスをラッチする第２アドレスデコー
ダ・ラッチ２５と、アドレスバス１９及びデータバス２
０から書き込みコマンドをラッチするコマンドラッチ２
６と、データバスからのデータを一時的に蓄えるデータ
ラッチ・センスアンプ２７と、メモリセルアレイ２１へ
作動電力を供給する高電圧発生回路２９とからなる。
第３図は外部書き込み制御回路２２の動作を説明するた
めのブロック図、第４図は書き込みサイクルのタイミン
グチャートである。この実施例では第４図に示すように
、１ライトサイクル中に外部より書き込まれる一連のデ
ータの最後に、内部書き込みのための書き込みコマンド
ＷＲ−ＣＭＤが予め外部より設定されている。これら第
３図及び第４図を参照してデータのＰＲＯＭへの書き込
み時の動作について説明する。
めのブロック図、第４図は書き込みサイクルのタイミン
グチャートである。この実施例では第４図に示すように
、１ライトサイクル中に外部より書き込まれる一連のデ
ータの最後に、内部書き込みのための書き込みコマンド
ＷＲ−ＣＭＤが予め外部より設定されている。これら第
３図及び第４図を参照してデータのＰＲＯＭへの書き込
み時の動作について説明する。
まず、第３図において、初期状態として外部書き込みを
制御するＥＸＴ−ＢＵＳＹ信号及び内部書き込みを制御
するＩ ＮＴ−ＢＵＳＹ信号が低レベル（以下”Ｌ″゛
と略称）であるとする。この状態で、ｃｐｕによりＥＥ
ＰＲＯＭｌにデータの書き込みが開始されると、パルス
状の読み取り／言き込み信号Ｒ／Ｗに同期してアドレス
とデータがアドレスバス１９及びデータバス２０より第
１アドレスデコーダ・ラッチ２４及びデータラッチ・セ
ンスアンプ２７にラッチされる。この時、第３図のＯＲ
ゲート１０１の第２入力端子に入力されるメモリ選択信
号ＭＥＭ−’ＳＥＬが高レベル（以下”Ｈ”と略称）と
なり、そのＯＲゲート１０１の出力は］４になる。従っ
て、ＯＲゲート１０１の出力側に接続されたＡＮＤゲー
ト１０２の第１入力端子の入力はＨになり、またそのＡ
ＮＤゲート１０２のインバータ付き第２入力端子にはパ
ルス状の読み取り／書き込み信号Ｒ／Ｗが入力されてい
るので、その出力すなわち書き込み信号Ｗはパルス状の
Ｒ／Ｗと同期してＲ／ＷがＬのときＨとなる。ＡＮＤゲ
ート１０２の出力がＨになったとき、ＡＮＤゲー１−１
０２の出力側に接続されたＡＮＤゲート１０３の第２入
力端子の入力がＨになり、またＡＮＤゲート１０３の第
１入力端子には高レベルのＲＥＡＤＹ／ＢＵＳＹ信号Ｒ
／Ｔ３が入力されているので、ＡＮＤゲート１０３の出
力はｉ（になり、そのＡＮＤゲート１０３の出力側に接
続されたＲＳフリップ・フロップ回路１０４のセット端
子Ｓの入力が■］になり、そのＲＳフリップ・フロップ
回路１０４の出力端子Ｑの出力、すなわち外部書き込み
信号ＥＸＴ−ＢＵＳＹ＃ＪＨになる。従って、ＲＳフリ
ップ・フロップ回路１０４の出力端子Ｑに接続されるＮ
ＯＲゲート１０５の第１人力がＨになり、その出力Ｒ／
百はＬになる。このＮＯＲゲート１０５の出力Ｒ／百は
、出力側がタイマーカウンタ１０６のリセット端子Ｒに
接続されたＯＲゲート１０７の第１入力端子に入力され
る。また、ＯＲゲート１０７の第２入力端子にはＡＮＤ
ゲート１０８の出力側が接続され、このＡＮＤゲ−ｌ−
１０８の第１及び第２入力端子はＡＮＤゲート１０２及
びＦｔＳフリップ・フロップ１０４の出力側にそれぞれ
接続され、これら第１及び第２入力端子にはＷ及びＥＸ
Ｔ−ＢＵＳＹ信号がそれぞれ入力されている。従って、
ＡＮＤゲート１０２の出力Ｗ及びＲＳフリップ・フロッ
プ１０４の出力ＥＸＴ−ＢＵＳＹが共にＨのとき、ＡＮ
Ｄゲート１０８の出力はＨになり、ＯＲゲート１０７を
介してタイマーカウンタ１０６のリセット端子Ｒの入力
レベルがＨとなりタイマーカウンタ１０６はリセットさ
れる。
制御するＥＸＴ−ＢＵＳＹ信号及び内部書き込みを制御
するＩ ＮＴ−ＢＵＳＹ信号が低レベル（以下”Ｌ″゛
と略称）であるとする。この状態で、ｃｐｕによりＥＥ
ＰＲＯＭｌにデータの書き込みが開始されると、パルス
状の読み取り／言き込み信号Ｒ／Ｗに同期してアドレス
とデータがアドレスバス１９及びデータバス２０より第
１アドレスデコーダ・ラッチ２４及びデータラッチ・セ
ンスアンプ２７にラッチされる。この時、第３図のＯＲ
ゲート１０１の第２入力端子に入力されるメモリ選択信
号ＭＥＭ−’ＳＥＬが高レベル（以下”Ｈ”と略称）と
なり、そのＯＲゲート１０１の出力は］４になる。従っ
て、ＯＲゲート１０１の出力側に接続されたＡＮＤゲー
ト１０２の第１入力端子の入力はＨになり、またそのＡ
ＮＤゲート１０２のインバータ付き第２入力端子にはパ
ルス状の読み取り／書き込み信号Ｒ／Ｗが入力されてい
るので、その出力すなわち書き込み信号Ｗはパルス状の
Ｒ／Ｗと同期してＲ／ＷがＬのときＨとなる。ＡＮＤゲ
ート１０２の出力がＨになったとき、ＡＮＤゲー１−１
０２の出力側に接続されたＡＮＤゲート１０３の第２入
力端子の入力がＨになり、またＡＮＤゲート１０３の第
１入力端子には高レベルのＲＥＡＤＹ／ＢＵＳＹ信号Ｒ
／Ｔ３が入力されているので、ＡＮＤゲート１０３の出
力はｉ（になり、そのＡＮＤゲート１０３の出力側に接
続されたＲＳフリップ・フロップ回路１０４のセット端
子Ｓの入力が■］になり、そのＲＳフリップ・フロップ
回路１０４の出力端子Ｑの出力、すなわち外部書き込み
信号ＥＸＴ−ＢＵＳＹ＃ＪＨになる。従って、ＲＳフリ
ップ・フロップ回路１０４の出力端子Ｑに接続されるＮ
ＯＲゲート１０５の第１人力がＨになり、その出力Ｒ／
百はＬになる。このＮＯＲゲート１０５の出力Ｒ／百は
、出力側がタイマーカウンタ１０６のリセット端子Ｒに
接続されたＯＲゲート１０７の第１入力端子に入力され
る。また、ＯＲゲート１０７の第２入力端子にはＡＮＤ
ゲート１０８の出力側が接続され、このＡＮＤゲ−ｌ−
１０８の第１及び第２入力端子はＡＮＤゲート１０２及
びＦｔＳフリップ・フロップ１０４の出力側にそれぞれ
接続され、これら第１及び第２入力端子にはＷ及びＥＸ
Ｔ−ＢＵＳＹ信号がそれぞれ入力されている。従って、
ＡＮＤゲート１０２の出力Ｗ及びＲＳフリップ・フロッ
プ１０４の出力ＥＸＴ−ＢＵＳＹが共にＨのとき、ＡＮ
Ｄゲート１０８の出力はＨになり、ＯＲゲート１０７を
介してタイマーカウンタ１０６のリセット端子Ｒの入力
レベルがＨとなりタイマーカウンタ１０６はリセットさ
れる。
一方、出力側がタイマーカウンタ１０６のトリガ一端子
Ｔに接続されたＡＮＤゲート１０９の第１入力端子には
、フリップ・フロップ１０４の高レベルの出力ＥＸＴ−
ＢＵＳＹが入力されているので、ＡＮＤゲート１０９の
第２入力端子にクロック信号φが供給されると、ＡＮＤ
ゲート１０９の出力レベルが高くなり、タイマーカウン
タ１０６がカウントを開始する。このカウントはＡＮＤ
ゲート１０８の第１入力端子に、次の高レベルの書き込
み信号Ｗが入力してＯＲゲート１０７を介してタイマー
カウンタ１０６のリセット端子Ｒの入力が再びＨになり
タイマーカウンタ１０６がリセットされるまで続く。
Ｔに接続されたＡＮＤゲート１０９の第１入力端子には
、フリップ・フロップ１０４の高レベルの出力ＥＸＴ−
ＢＵＳＹが入力されているので、ＡＮＤゲート１０９の
第２入力端子にクロック信号φが供給されると、ＡＮＤ
ゲート１０９の出力レベルが高くなり、タイマーカウン
タ１０６がカウントを開始する。このカウントはＡＮＤ
ゲート１０８の第１入力端子に、次の高レベルの書き込
み信号Ｗが入力してＯＲゲート１０７を介してタイマー
カウンタ１０６のリセット端子Ｒの入力が再びＨになり
タイマーカウンタ１０６がリセットされるまで続く。
タイマーカウンタ１０６がリセットされる前にそのカウ
ント値が所定値を超える（すなわち１ライトサイクル中
に外部より書き込まれる連続するデータの書き込みタイ
ミングの間隔（Ｔｂｌｃ）が所定値を超える）と、タイ
マーカウンタ１０６はオーバーフロー信号を発生し、す
なわちその出力が■］になり、ＡＮＤゲー１−１１０の
第１入力端子の入力がＨになり、またＡＮＤゲート１１
０のインバータ付き第２入力端子にはＡＮＤゲート１０
２の低レベルの出力信号Ｗが入力されているので、ＡＮ
Ｄゲート１１０の出力レベルは高くなり、ＯＲゲート１
１１を介してＲＳフリップ・フロップ１０４のリセット
端子Ｒの入力レベルがＨになり、ＲＳフリップ−フロッ
プ１０４はリセットされてその出力ＥＸＴ−ＢＵＳＹが
Ｌになる。この結果、外部書き込みが中止されるととも
に、第１入力端子をＲＳフリップ・フロップ１０４の出
力端子に接続されるＮＯＲゲート１０５の再入力とも低
レベルになるので、その出力信号Ｒ／Ｔ３が高レベルに
なる。従って、外部書き込み制御回路から内部書き込み
制御回路へ書き込み禁止信号が出力され、同一ライトサ
イクル中にデータラッチ・センスアンプ２７にラッチさ
れたデータのメモリセルアレイ２１への書き込みが禁止
される。
ント値が所定値を超える（すなわち１ライトサイクル中
に外部より書き込まれる連続するデータの書き込みタイ
ミングの間隔（Ｔｂｌｃ）が所定値を超える）と、タイ
マーカウンタ１０６はオーバーフロー信号を発生し、す
なわちその出力が■］になり、ＡＮＤゲー１−１１０の
第１入力端子の入力がＨになり、またＡＮＤゲート１１
０のインバータ付き第２入力端子にはＡＮＤゲート１０
２の低レベルの出力信号Ｗが入力されているので、ＡＮ
Ｄゲート１１０の出力レベルは高くなり、ＯＲゲート１
１１を介してＲＳフリップ・フロップ１０４のリセット
端子Ｒの入力レベルがＨになり、ＲＳフリップ−フロッ
プ１０４はリセットされてその出力ＥＸＴ−ＢＵＳＹが
Ｌになる。この結果、外部書き込みが中止されるととも
に、第１入力端子をＲＳフリップ・フロップ１０４の出
力端子に接続されるＮＯＲゲート１０５の再入力とも低
レベルになるので、その出力信号Ｒ／Ｔ３が高レベルに
なる。従って、外部書き込み制御回路から内部書き込み
制御回路へ書き込み禁止信号が出力され、同一ライトサ
イクル中にデータラッチ・センスアンプ２７にラッチさ
れたデータのメモリセルアレイ２１への書き込みが禁止
される。
次に、外部書き込み中にデータをデータラッチ・センス
アンプ２７にラッチした後５．書き込みコマンドを与え
ると、第３図の内部書き込み選択信号ＣＭＤ−８ＥＬが
Ｈとなり読み取り／書き込み信号Ｒ／Ｗに同期してＡＮ
Ｄゲート１０２の出力ＷがＨに、またＡＮＤゲート１１
５の第２入力端子に入力される書き込みコマンド信号Ｗ
Ｒ−ＣＭＤがＨになるので、ＡＮＤゲート１１５の再入
力とも■］になりその出力レベルもＨになるので、ＲＳ
フリップ−フロップ１１６のセット端子Ｓの入力も！−
１になりその出力端子Ｑからの出力、内部書き込み信号
Ｉ ＮＴ−ＢＵＳＹｔ＋Ｈになるため、内部書き込み制
御回路２３の作動により内部書き込みに移行してデータ
ラッチ・センスアンプ２７にラッチされたデータがメモ
リセルアレイ２１に書き込まれる。この時、書き込みコ
マンドを与える直前のデータのＷパルス信号と上記書き
込みコマンドを与えたデータのＷパルス信号との間隔は
、前述したように、タイマカウンタ１０６によりカウン
トされ、このカウント値が所定値を超えるとタイマーカ
ウンタ１０６からオーバーフロー信−号が出力されて、
ＲＳフリップ−フロップ１０４がリセットされてその出
力ＥＸＴ−ＢＵＳＹがＬになる。従って、外部書き込み
が中止されるとともに、ＡＮＤゲート１１５の第１入力
端子の入力レベルがＬになるので、その第２入力端子に
入力される書き込みコマンド信号ＷＲ−ＣＭＤがトＩに
なったとしても、ＡＮＤゲート１１５の出力はＬのまま
であり、ＲＳフリップ・フロップはセットされないので
その出力ＩＮＴ−ＢｔＪＳＹも低レベルであり、従って
内部書き込みは行なわれない。
アンプ２７にラッチした後５．書き込みコマンドを与え
ると、第３図の内部書き込み選択信号ＣＭＤ−８ＥＬが
Ｈとなり読み取り／書き込み信号Ｒ／Ｗに同期してＡＮ
Ｄゲート１０２の出力ＷがＨに、またＡＮＤゲート１１
５の第２入力端子に入力される書き込みコマンド信号Ｗ
Ｒ−ＣＭＤがＨになるので、ＡＮＤゲート１１５の再入
力とも■］になりその出力レベルもＨになるので、ＲＳ
フリップ−フロップ１１６のセット端子Ｓの入力も！−
１になりその出力端子Ｑからの出力、内部書き込み信号
Ｉ ＮＴ−ＢＵＳＹｔ＋Ｈになるため、内部書き込み制
御回路２３の作動により内部書き込みに移行してデータ
ラッチ・センスアンプ２７にラッチされたデータがメモ
リセルアレイ２１に書き込まれる。この時、書き込みコ
マンドを与える直前のデータのＷパルス信号と上記書き
込みコマンドを与えたデータのＷパルス信号との間隔は
、前述したように、タイマカウンタ１０６によりカウン
トされ、このカウント値が所定値を超えるとタイマーカ
ウンタ１０６からオーバーフロー信−号が出力されて、
ＲＳフリップ−フロップ１０４がリセットされてその出
力ＥＸＴ−ＢＵＳＹがＬになる。従って、外部書き込み
が中止されるとともに、ＡＮＤゲート１１５の第１入力
端子の入力レベルがＬになるので、その第２入力端子に
入力される書き込みコマンド信号ＷＲ−ＣＭＤがトＩに
なったとしても、ＡＮＤゲート１１５の出力はＬのまま
であり、ＲＳフリップ・フロップはセットされないので
その出力ＩＮＴ−ＢｔＪＳＹも低レベルであり、従って
内部書き込みは行なわれない。
なお、内部書き込みに移行すると、ＩＮＴ−ＢＵＳＹは
Ｈになるので、ＯＲゲート１１１の出力がＨになり、Ｒ
Ｓフリップ・フロップ１０４はリセットされてその出力
ＥＸＴ−ＢＵＳＹはＬに戻る。従って、ＡＮＤゲート１
０９の出力はＬになりタイマーカウンタ１０６のカウン
トは停止される。内部書き込み完了後、ＲＳフリップ・
フロッ１１１６のリセット端子Ｒに高レベルの書き込み
完了信号ＷＲ−ＣＯＭＰＬＥＴＥが入力されるので、Ｒ
Ｓフリップ−フロップ１１６がリセットされてその出力
Ｉ ＮＴ−ＢＵＳＹはしに戻る。従ってＮＯＲゲート１
０５の両人力ともしになるので、その出力Ｒ／ＢはＨに
戻ってＯＲゲート１０７の出力がＨになるので、タイマ
ーカウンタ１０６がリセットされライトサイクルは終了
する。
Ｈになるので、ＯＲゲート１１１の出力がＨになり、Ｒ
Ｓフリップ・フロップ１０４はリセットされてその出力
ＥＸＴ−ＢＵＳＹはＬに戻る。従って、ＡＮＤゲート１
０９の出力はＬになりタイマーカウンタ１０６のカウン
トは停止される。内部書き込み完了後、ＲＳフリップ・
フロッ１１１６のリセット端子Ｒに高レベルの書き込み
完了信号ＷＲ−ＣＯＭＰＬＥＴＥが入力されるので、Ｒ
Ｓフリップ−フロップ１１６がリセットされてその出力
Ｉ ＮＴ−ＢＵＳＹはしに戻る。従ってＮＯＲゲート１
０５の両人力ともしになるので、その出力Ｒ／ＢはＨに
戻ってＯＲゲート１０７の出力がＨになるので、タイマ
ーカウンタ１０６がリセットされライトサイクルは終了
する。
以上の説明において、タイマーカウンタ１０６及びＡＮ
Ｄゲート１０９はこの発明の計測手段Ａを構成し、ＯＲ
ゲート１０１、ＡＮＤゲート１０２、ＡＮＤゲート１０
３、ＲＳフリップ−フロップ１０４、ＮＡＮＤゲート１
０５、ＡＮＤゲート１１０及びＯＲゲート１１１はこの
発明の内部書き込み中止手段Ｂを構成する。
Ｄゲート１０９はこの発明の計測手段Ａを構成し、ＯＲ
ゲート１０１、ＡＮＤゲート１０２、ＡＮＤゲート１０
３、ＲＳフリップ−フロップ１０４、ＮＡＮＤゲート１
０５、ＡＮＤゲート１１０及びＯＲゲート１１１はこの
発明の内部書き込み中止手段Ｂを構成する。
上記実施例では、外部書き込みにおいてデータラッチ終
了後に書き込みコマンドを与えるものを示したが、書き
込みコマンドをデータラッチ前に与えてもよく、第５図
はこの実施例によるタイミングチャートを示している。
了後に書き込みコマンドを与えるものを示したが、書き
込みコマンドをデータラッチ前に与えてもよく、第５図
はこの実施例によるタイミングチャートを示している。
また、外部書き込みの１ライトサイクル中にラッチする
データ数を予め設定しておく等の方法により書き込みコ
マンドを省略することも可能である。
データ数を予め設定しておく等の方法により書き込みコ
マンドを省略することも可能である。
以上のように、この発明によれば、ＰＲＯＭにページモ
ードで書き込みを行う際に、１ライトサイクル中の書き
込みデータの間隔、又は１ライトサイクル中の書き込み
データ及び書き込みコマンドの間隔を測定し、この間隔
が所定値を超えた場合には、内部書き込みを中止するよ
うに構成したので、ＩＣカードの誤動作や内蔵プログラ
ムの暴走による誤書き込みを防止でき、従ってＩＣカー
ドの信頼性を著しく高めることができる効果がある。
ードで書き込みを行う際に、１ライトサイクル中の書き
込みデータの間隔、又は１ライトサイクル中の書き込み
データ及び書き込みコマンドの間隔を測定し、この間隔
が所定値を超えた場合には、内部書き込みを中止するよ
うに構成したので、ＩＣカードの誤動作や内蔵プログラ
ムの暴走による誤書き込みを防止でき、従ってＩＣカー
ドの信頼性を著しく高めることができる効果がある。
第１図はこの発明の一実施例によるＩＣカードの内部の
回路構成を示すブロック図、第２図は第１図のＰＲＯＭ
部分の回路構成を示すブロック図、第３図は第２図の外
部書き込制御回路の動作を説明するためのブロック図、
第４図及び第５図はこの発明の実施例によるＰＲＯＭの
それぞれ異なる実施例によるページモード書き込みのタ
イミングチャート図、第６図は従来のＰＲＯＭのページ
モード書き込みのタイミングチャート図である。 図において、Ａは計測手段、Ｂは内部書き込み中止手段
である。 なお、図中、同一符号は同一、又は相当部分を第２区 ジ 手続補正書（方式） ％式％ 事件の表示 特願昭６３−１６０７４５号 発明の名称 誤書き込み防止機能を備えたＩＣカード補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者 志
岐 守 哉 丸の内ビルディング ４１１！ 補正命令の日付 昭和６３年９月２７日 補正の対象 図面
回路構成を示すブロック図、第２図は第１図のＰＲＯＭ
部分の回路構成を示すブロック図、第３図は第２図の外
部書き込制御回路の動作を説明するためのブロック図、
第４図及び第５図はこの発明の実施例によるＰＲＯＭの
それぞれ異なる実施例によるページモード書き込みのタ
イミングチャート図、第６図は従来のＰＲＯＭのページ
モード書き込みのタイミングチャート図である。 図において、Ａは計測手段、Ｂは内部書き込み中止手段
である。 なお、図中、同一符号は同一、又は相当部分を第２区 ジ 手続補正書（方式） ％式％ 事件の表示 特願昭６３−１６０７４５号 発明の名称 誤書き込み防止機能を備えたＩＣカード補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者 志
岐 守 哉 丸の内ビルディング ４１１！ 補正命令の日付 昭和６３年９月２７日 補正の対象 図面
Claims (2)
- （１）同一ページ内アドレスに１ライトサイクル中に複
数のデータを連続して書き込むページモード書き込み手
段を有するＩＣカードにおいて、ページモード書き込み
時に１ライトサイクル中に外部より書き込まれる連続す
るデータの書き込みタイミングの間隔を計測する計測手
段と、その計測手段による計測値が所定値を超えた場合
に上記ライトサイクル中に外部より書き込まれたデータ
の内部書き込みを行わず該ライトサイクルを中止する内
部書き込み中止手段とを備えることを特徴とする誤書き
込み防止機能を備えたＩＣカード。 - （２）同一ページ内アドレスに１ライトサイクル中に複
数のデータを連続して書き込むページモード書き込み手
段を有し、一連のデータの最初か最後に内部書き込みを
行うための書き込みコマンドを外部から設定されたＩＣ
カードにおいて、ページモード書き込み時に１ライトサ
イクル中に外部より書き込まれる連続するデータの書き
込みタイミング及び前記書き込みコマンドの設定タイミ
ングの間隔を計測する計測手段と、その計測手段による
計測値が所定値を超えた場合に上記ライトサイクル中に
外部より書き込まれたデータの内部書き込みを行わず該
ライトサイクルを中止する内部書き込み中止手段とを備
えることを特徴とする、誤書き込み防止機能を備えたＩ
Ｃカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160745A JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
| FR8813894A FR2633749B1 (fr) | 1988-06-30 | 1988-10-24 | Systeme microprocesseur avec une memoire morte programmable effacable electriquement ayant une fonction de prevention des erreurs d'ecriture et circuit de memoire |
| US07/262,805 US5036460A (en) | 1988-06-30 | 1988-10-26 | Microprocessor having miswriting preventing function |
| DE3844033A DE3844033C2 (de) | 1988-06-30 | 1988-12-27 | Speicherschaltung für ein Mikroprozessorsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160745A JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212442A true JPH0212442A (ja) | 1990-01-17 |
| JP2595314B2 JP2595314B2 (ja) | 1997-04-02 |
Family
ID=15721539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160745A Expired - Fee Related JP2595314B2 (ja) | 1988-06-30 | 1988-06-30 | 誤書き込み防止機能を備えたｉｃカ―ド |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5036460A (ja) |
| JP (1) | JP2595314B2 (ja) |
| DE (1) | DE3844033C2 (ja) |
| FR (1) | FR2633749B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8758854B2 (en) * | 2008-04-25 | 2014-06-24 | Nikko Rica Corporation | Process for producing sugar-plum-shaped particle |
Families Citing this family (26)
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| KR0121800B1 (ko) * | 1992-05-08 | 1997-11-22 | 사또오 후미오 | 메모리 카드장치 |
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-
1988
- 1988-06-30 JP JP63160745A patent/JP2595314B2/ja not_active Expired - Fee Related
- 1988-10-24 FR FR8813894A patent/FR2633749B1/fr not_active Expired - Lifetime
- 1988-10-26 US US07/262,805 patent/US5036460A/en not_active Expired - Lifetime
- 1988-12-27 DE DE3844033A patent/DE3844033C2/de not_active Expired - Lifetime
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Also Published As
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| DE3844033A1 (de) | 1990-01-04 |
| US5036460A (en) | 1991-07-30 |
| FR2633749B1 (fr) | 1993-05-21 |
| DE3844033C2 (de) | 1995-12-07 |
| JP2595314B2 (ja) | 1997-04-02 |
| FR2633749A1 (fr) | 1990-01-05 |
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