JPH04253244A - プログラム暴走時のメモリ内データ保護回路 - Google Patents
プログラム暴走時のメモリ内データ保護回路Info
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- JPH04253244A JPH04253244A JP3026687A JP2668791A JPH04253244A JP H04253244 A JPH04253244 A JP H04253244A JP 3026687 A JP3026687 A JP 3026687A JP 2668791 A JP2668791 A JP 2668791A JP H04253244 A JPH04253244 A JP H04253244A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- G06F11/0751—Error or fault detection not based on redundancy
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- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に係り、特
にプログラムが暴走したときの中央制御回路，データチ
ャネルがメモリ内のデータを破壊し続ける状態からデー
タを保護するプログラム暴走時のメモリ内データ保護回
路に関するものである。
にプログラムが暴走したときの中央制御回路，データチ
ャネルがメモリ内のデータを破壊し続ける状態からデー
タを保護するプログラム暴走時のメモリ内データ保護回
路に関するものである。
【０００２】
【従来の技術】従来、プログラムの暴走またはプログラ
ムのバグ等からメモリ内のデータ破壊を保護する方法と
しては、キーレジスタとロックレジスタの一例を示した
説明図である図３に示すようなキーレジスタとロックレ
ジスタのデータ値比較による方法があった。通常、キー
レジスタ回路２１は、中央制御回路およびデータチャネ
ルに実装され、ロックレジスタ回路２２は主メモリ回路
に実装される。２３はロックレジスタの値とキーレジス
タの値を比較するコンパレータである。そして、キーレ
ジスタ回路２１におけるキーレジスタ０，キーレジスタ
１，・・・およびロックレジスタ回路２２におけるロッ
クレジスタ０，ロックレジスタ１，・・・はプログラム
により「０」または「１」の設定が任意に可能である。
ムのバグ等からメモリ内のデータ破壊を保護する方法と
しては、キーレジスタとロックレジスタの一例を示した
説明図である図３に示すようなキーレジスタとロックレ
ジスタのデータ値比較による方法があった。通常、キー
レジスタ回路２１は、中央制御回路およびデータチャネ
ルに実装され、ロックレジスタ回路２２は主メモリ回路
に実装される。２３はロックレジスタの値とキーレジス
タの値を比較するコンパレータである。そして、キーレ
ジスタ回路２１におけるキーレジスタ０，キーレジスタ
１，・・・およびロックレジスタ回路２２におけるロッ
クレジスタ０，ロックレジスタ１，・・・はプログラム
により「０」または「１」の設定が任意に可能である。
【０００３】下記の表１はキーとロックのマッチパター
ンの一例を示したもので、図３におけるロックレジスタ
回路２２の中でロックレジスタの値と、キーレジスタの
値を比較するコンパレータ２３のマッチパターンの一例
を示すものである。
ンの一例を示したもので、図３におけるロックレジスタ
回路２２の中でロックレジスタの値と、キーレジスタの
値を比較するコンパレータ２３のマッチパターンの一例
を示すものである。
【０００４】
【表１】
【０００５】この表１において、Ｋｅｙ０，Ｋｅｙ１・
・・はキーレジスタ０，キーレジスタ１・・・の値を示
し、Ｌｃｋ０，Ｌｃｋ１・・・はロックレジスタ０，ロ
ックレジスタ１・・・の値を示す。そして、Ｍはキー（
Ｋｅｙ）とロック（Ｌｃｋ）のマッチＯＫを示し、この
場合のみ中央制御回路またはデータチャネルからの主メ
モリ回路へのアクセス（データの書き込み）が許される
。なお、表における空欄はキー（Ｋｅｙ）とロック（Ｌ
ｃｋ）のマッチＮＧを示す。
・・はキーレジスタ０，キーレジスタ１・・・の値を示
し、Ｌｃｋ０，Ｌｃｋ１・・・はロックレジスタ０，ロ
ックレジスタ１・・・の値を示す。そして、Ｍはキー（
Ｋｅｙ）とロック（Ｌｃｋ）のマッチＯＫを示し、この
場合のみ中央制御回路またはデータチャネルからの主メ
モリ回路へのアクセス（データの書き込み）が許される
。なお、表における空欄はキー（Ｋｅｙ）とロック（Ｌ
ｃｋ）のマッチＮＧを示す。
【０００６】そして、従来の方法では、主メモリ回路の
メモリ空間を幾つかのブロックに分け、そのブロック毎
に固有のロック値とキー値を定義し、プログラム暴走時
やプログラムのバグによる主メモリ回路内データの破壊
を防御していた。
メモリ空間を幾つかのブロックに分け、そのブロック毎
に固有のロック値とキー値を定義し、プログラム暴走時
やプログラムのバグによる主メモリ回路内データの破壊
を防御していた。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、上述した従来の方法では、例えば、中央制御回路
が暴走したときに、データチャネルが主メモリ回路への
データ書き込みを行っているとデータチャネルがリセッ
トされるまで主メモリ回路内データを破壊し続ける点で
ある。
点は、上述した従来の方法では、例えば、中央制御回路
が暴走したときに、データチャネルが主メモリ回路への
データ書き込みを行っているとデータチャネルがリセッ
トされるまで主メモリ回路内データを破壊し続ける点で
ある。
【０００８】
【課題を解決するための手段】本発明は、中央制御回路
と主メモリ回路が接続されたバスと、リセットオーダー
受信回路と、カウンタ回路と、キーレジスタ回路とから
構成され、上記中央制御回路および上記主メモリ回路と
上記リセットオーダー受信回路を上記バスにより接続し
、このリセットオーダー受信回路の出力であるカウンタ
リセット信号を上記カウンタ回路へ接続し、このカウン
タ回路の出力であるキーレジスタリセット信号をキーレ
ジスタ回路へ接続し、このキーレジスタ回路の出力であ
るキーアドレス信号を上記バスへ接続し、上記カウンタ
回路内のカウンタ値がオーバーフローしたときに上記キ
ーレジスタ回路に接続されたキーレジスタリセット信号
が駆動され、このキーレジスタ回路内のキーレジスタ値
がすべてリセットされることによりキーアドレス信号が
リセット値でバスに駆動されるようにしものである。
と主メモリ回路が接続されたバスと、リセットオーダー
受信回路と、カウンタ回路と、キーレジスタ回路とから
構成され、上記中央制御回路および上記主メモリ回路と
上記リセットオーダー受信回路を上記バスにより接続し
、このリセットオーダー受信回路の出力であるカウンタ
リセット信号を上記カウンタ回路へ接続し、このカウン
タ回路の出力であるキーレジスタリセット信号をキーレ
ジスタ回路へ接続し、このキーレジスタ回路の出力であ
るキーアドレス信号を上記バスへ接続し、上記カウンタ
回路内のカウンタ値がオーバーフローしたときに上記キ
ーレジスタ回路に接続されたキーレジスタリセット信号
が駆動され、このキーレジスタ回路内のキーレジスタ値
がすべてリセットされることによりキーアドレス信号が
リセット値でバスに駆動されるようにしものである。
【０００９】
【作用】本発明においては、カウンタ回路内のカウンタ
値がオーバーフローしたとき、キーレジスタ回路に接続
されたキーレジスタリセット信号が駆動され、キーレジ
スタ回路内のキーレジスタ値がすべてリセットされるこ
とにより、キーアドレス信号がリセット値でバスに駆動
される。
値がオーバーフローしたとき、キーレジスタ回路に接続
されたキーレジスタリセット信号が駆動され、キーレジ
スタ回路内のキーレジスタ値がすべてリセットされるこ
とにより、キーアドレス信号がリセット値でバスに駆動
される。
【００１０】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１は中央制御回路で、この中
央制御回路１と主メモリ回路２がバス３に接続されてい
る。４はリセットオーダー受信回路、５はカウンタ回路
、６はキーレジスタ回路である。そして、中央制御回路
１および主メモリ回路２とリセットオーダー受信回路４
をバス３により接続し、このリセットオーダー受信回路
４の出力であるカウンタリセット信号ａをカウンタ回路
５へ接続し、このカウンタ回路５の出力であるキーレジ
スタリセット信号ｂをキーレジスタ回路６へ接続し、こ
のキーレジスタ回路６の出力であるキーアドレス信号ｃ
をバス３へ接続し、カウンタ回路５内のカウンタ値がオ
ーバーフローしたときにキーレジスタ回路６に接続され
たキーレジスタリセット信号ｂが駆動され、このキーレ
ジスタ回路６内のキーレジスタ値がすべてリセットされ
ることによりキーアドレス信号ｃがリセット値でバス３
に駆動されるように構成されている。
ある。この図１において、１は中央制御回路で、この中
央制御回路１と主メモリ回路２がバス３に接続されてい
る。４はリセットオーダー受信回路、５はカウンタ回路
、６はキーレジスタ回路である。そして、中央制御回路
１および主メモリ回路２とリセットオーダー受信回路４
をバス３により接続し、このリセットオーダー受信回路
４の出力であるカウンタリセット信号ａをカウンタ回路
５へ接続し、このカウンタ回路５の出力であるキーレジ
スタリセット信号ｂをキーレジスタ回路６へ接続し、こ
のキーレジスタ回路６の出力であるキーアドレス信号ｃ
をバス３へ接続し、カウンタ回路５内のカウンタ値がオ
ーバーフローしたときにキーレジスタ回路６に接続され
たキーレジスタリセット信号ｂが駆動され、このキーレ
ジスタ回路６内のキーレジスタ値がすべてリセットされ
ることによりキーアドレス信号ｃがリセット値でバス３
に駆動されるように構成されている。
【００１１】つぎにこの図１に示す実施例の動作を説明
する。まず、バス３に接続されている中央制御回路１は
周期的に、例えば、８ｍｓｅｃ周期でリセットオーダー
受信回路４に対してリセットオーダーを出力する。この
リセットオーダーはプログラムにより行うこととするの
で、プログラムが正常に動作している限り、リセットオ
ーダー受信回路４は周期的にカウンタリセット信号ａを
カウンタ回路５へ出力する。
する。まず、バス３に接続されている中央制御回路１は
周期的に、例えば、８ｍｓｅｃ周期でリセットオーダー
受信回路４に対してリセットオーダーを出力する。この
リセットオーダーはプログラムにより行うこととするの
で、プログラムが正常に動作している限り、リセットオ
ーダー受信回路４は周期的にカウンタリセット信号ａを
カウンタ回路５へ出力する。
【００１２】つぎに、カウンタ回路５ではプログラムの
動作とは無関係のハードウェアによりカウントを行う。 例えば、２４ｍｓｅｃ の期間、カウンタリセット信号
ａが入力されなければカウンタ回路５はオーバーフロー
し、そのオーバーフローの結果としてキーレジスタ回路
６へキーレジスタリセット信号ｂを出力する。
動作とは無関係のハードウェアによりカウントを行う。 例えば、２４ｍｓｅｃ の期間、カウンタリセット信号
ａが入力されなければカウンタ回路５はオーバーフロー
し、そのオーバーフローの結果としてキーレジスタ回路
６へキーレジスタリセット信号ｂを出力する。
【００１３】図２は図１の動作説明に供するフローチャ
ートで、本発明の一実施例の動作フローチャートである
。そして、各ステップ１０１〜１１０においてはそれぞ
れ所定の処理を実行する。まず、初めに、キーレジスタ
，ロックレジスタの初期設定を行う（ステップ１０１）
。その後、プログラムが正常に動作している間は、リセ
ットオーダーを周期的に中央制御回路１がリセットオー
ダー受信回路４へ出力するので、カウンタ回路５がオー
バーフローすることはない。しかし、プログラムが暴走
状態になると、周期的なリセットオーダーを出力しなく
なる。その結果、カウンタ回路５のオーバーフローが発
生し（ステップ１０３）、キーレジスタリセット信号ｂ
が駆動・発生する（ステップ１０４）。
ートで、本発明の一実施例の動作フローチャートである
。そして、各ステップ１０１〜１１０においてはそれぞ
れ所定の処理を実行する。まず、初めに、キーレジスタ
，ロックレジスタの初期設定を行う（ステップ１０１）
。その後、プログラムが正常に動作している間は、リセ
ットオーダーを周期的に中央制御回路１がリセットオー
ダー受信回路４へ出力するので、カウンタ回路５がオー
バーフローすることはない。しかし、プログラムが暴走
状態になると、周期的なリセットオーダーを出力しなく
なる。その結果、カウンタ回路５のオーバーフローが発
生し（ステップ１０３）、キーレジスタリセット信号ｂ
が駆動・発生する（ステップ１０４）。
【００１４】つぎに、その結果、キーレジスタ回路６が
リセットされ、キーアドレス信号ｃはすべて「０」（ａ
ｌｌ ０）となる（ステップ１０５，１０６）。そし
て、上記表のキー（Ｋｅｙ）とロック（Ｌｃｋ）のマッ
チパターンで示したように、キーアドレス信号ｃがすべ
て「０」の場合には、ロックレジスタの任意の値でマッ
チＯＫとならない。そのため、主メモリ回路２への書込
不可となり（ステップ１０７）、メモリ内データの保護
が行われる。
リセットされ、キーアドレス信号ｃはすべて「０」（ａ
ｌｌ ０）となる（ステップ１０５，１０６）。そし
て、上記表のキー（Ｋｅｙ）とロック（Ｌｃｋ）のマッ
チパターンで示したように、キーアドレス信号ｃがすべ
て「０」の場合には、ロックレジスタの任意の値でマッ
チＯＫとならない。そのため、主メモリ回路２への書込
不可となり（ステップ１０７）、メモリ内データの保護
が行われる。
【００１５】
【発明の効果】以上説明したように本発明のプログラム
暴走時のメモリ内データ保護回路は、カウンタ回路内の
カウンタ値がオーバーフローしたとき、キーレジスタ回
路に接続されたキーレジスタリセット信号が駆動され、
キーレジスタ回路内のキーレジスタ値がすべてリセット
されることにより、キーアドレス信号がリセット値でバ
スに駆動されるようにしたので、プログラムが暴走した
ときに、中央制御回路またはデータチャネルが主メモリ
回路内のデータを破壊し続けることを防止することがで
きる効果がある。
暴走時のメモリ内データ保護回路は、カウンタ回路内の
カウンタ値がオーバーフローしたとき、キーレジスタ回
路に接続されたキーレジスタリセット信号が駆動され、
キーレジスタ回路内のキーレジスタ値がすべてリセット
されることにより、キーアドレス信号がリセット値でバ
スに駆動されるようにしたので、プログラムが暴走した
ときに、中央制御回路またはデータチャネルが主メモリ
回路内のデータを破壊し続けることを防止することがで
きる効果がある。
【図１】本発明の一実施例を示したブロック図である。
【図２】図１の動作説明に供するフローチャートである
。
。
【図３】キーレジスタとロックレジスタの一例を示した
説明図である。
説明図である。
１ 中央制御回路
２ 主メモリ回路
３ バス
４ リセットオーダー受信回路
５ カウンタ回路
６ キーレジスタ回路
ａ カウンタリセット信号
ｂ キーレジスタリセット信号
ｃ キーアドレス信号
Claims (1)
- 【請求項１】 中央制御回路と主メモリ回路が接続さ
れたバスと、リセットオーダー受信回路と、カウンタ回
路と、キーレジスタ回路とから構成され、前記中央制御
回路および前記主メモリ回路と前記リセットオーダー受
信回路を前記バスにより接続し、このリセットオーダー
受信回路の出力であるカウンタリセット信号を前記カウ
ンタ回路へ接続し、このカウンタ回路の出力であるキー
レジスタリセット信号をキーレジスタ回路へ接続し、こ
のキーレジスタ回路の出力であるキーアドレス信号を前
記バスへ接続し、前記カウンタ回路内のカウンタ値がオ
ーバーフローしたときに，前記キーレジスタ回路に接続
されたキーレジスタリセット信号が駆動され、このキー
レジスタ回路内のキーレジスタ値がすべてリセットされ
ることによりキーアドレス信号がリセット値でバスに駆
動されるようにしたことを特徴とするプログラム暴走時
のメモリ内データ保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026687A JPH04253244A (ja) | 1991-01-29 | 1991-01-29 | プログラム暴走時のメモリ内データ保護回路 |
| US07/826,805 US5333306A (en) | 1991-01-29 | 1992-01-28 | Information processing system having a data protection unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026687A JPH04253244A (ja) | 1991-01-29 | 1991-01-29 | プログラム暴走時のメモリ内データ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253244A true JPH04253244A (ja) | 1992-09-09 |
Family
ID=12200310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026687A Pending JPH04253244A (ja) | 1991-01-29 | 1991-01-29 | プログラム暴走時のメモリ内データ保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5333306A (ja) |
| JP (1) | JPH04253244A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838901A (en) * | 1996-08-05 | 1998-11-17 | Xilinx, Inc. | Overridable data protection mechanism for PLDs |
| FR2784475B1 (fr) * | 1998-10-12 | 2000-12-29 | Centre Nat Etd Spatiales | Procede de traitement d'un systeme electronique soumis a des contraintes d'erreurs transitoires |
| FI115356B (fi) * | 2001-06-29 | 2005-04-15 | Nokia Corp | Menetelmä audiovisuaalisen informaation käsittelemiseksi elektroniikkalaitteessa, järjestelmä ja elektroniikkalaite |
| FI115257B (fi) * | 2001-08-07 | 2005-03-31 | Nokia Corp | Menetelmä informaation käsittelemiseksi elektroniikkalaitteessa, järjestelmä, elektroniikkalaite ja suoritinlohko |
| US9355265B2 (en) * | 2010-03-25 | 2016-05-31 | Dell Products, Lp | Computer data protection lock |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1549531A1 (de) * | 1966-08-16 | 1971-04-01 | Scient Data Systems Inc | Digitale Rechenanlage |
| US4489380A (en) * | 1982-04-01 | 1984-12-18 | Honeywell Information Systems Inc. | Write protected memory |
| US4578774A (en) * | 1983-07-18 | 1986-03-25 | Pitney Bowes Inc. | System for limiting access to non-volatile memory in electronic postage meters |
| US4631701A (en) * | 1983-10-31 | 1986-12-23 | Ncr Corporation | Dynamic random access memory refresh control system |
| US5007014A (en) * | 1984-01-11 | 1991-04-09 | Sharp Kabushiki Kaisha | Reset circuit for electronic apparatus |
| DE3410082A1 (de) * | 1984-03-20 | 1985-09-26 | Robert Bosch Gmbh, 7000 Stuttgart | Steuergeraet fuer kraftfahrzeuge |
| US4747048A (en) * | 1986-03-21 | 1988-05-24 | Hewlett-Packard Company | Method and apparatus for preventing performance of a critical operation unless selected control conditions are satisfied |
| JP2595314B2 (ja) * | 1988-06-30 | 1997-04-02 | 三菱電機株式会社 | 誤書き込み防止機能を備えたｉｃカ―ド |
| US5249298A (en) * | 1988-12-09 | 1993-09-28 | Dallas Semiconductor Corporation | Battery-initiated touch-sensitive power-up |
| US5199032A (en) * | 1990-09-04 | 1993-03-30 | Motorola, Inc. | Microcontroller having an EPROM with a low voltage program inhibit circuit |
-
1991
- 1991-01-29 JP JP3026687A patent/JPH04253244A/ja active Pending
-
1992
- 1992-01-28 US US07/826,805 patent/US5333306A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5333306A (en) | 1994-07-26 |
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