JPH02125474A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH02125474A JPH02125474A JP27886688A JP27886688A JPH02125474A JP H02125474 A JPH02125474 A JP H02125474A JP 27886688 A JP27886688 A JP 27886688A JP 27886688 A JP27886688 A JP 27886688A JP H02125474 A JPH02125474 A JP H02125474A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
デュアルゲートの電界効果トランジスタの製造方法に関
する。
デュアルゲートの電界効果トランジスタの製造方法に関
する。
デュアルゲートの電界効果トランジスタ（以下デュアル
ゲートＪ−ＦＥＴと呼ぶ）は、高周波増幅に適し、ソー
ス・ドレイン間にゲート長が０．８〜３．０μｍと極め
て短かい２つのゲートを有し、この２つのゲートの拡散
領域上にアルミニウム配線層を施す構造をしている。
ゲートＪ−ＦＥＴと呼ぶ）は、高周波増幅に適し、ソー
ス・ドレイン間にゲート長が０．８〜３．０μｍと極め
て短かい２つのゲートを有し、この２つのゲートの拡散
領域上にアルミニウム配線層を施す構造をしている。
第２図（ａ）〜（ｅ）は従来の電界効果トランジスタの
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
第２図（ｅ）に示すように、デュアルゲートＪ−ＦＥＴ
の一部は、ソースＳ及び第２ゲートＧ２はｐ＋型シリコ
ン領域３の拡散層を介して裏面の電極につながり、また
ドレイン領域り及び第１ゲート領域Ｇ１は表面の電極に
接続されている。
の一部は、ソースＳ及び第２ゲートＧ２はｐ＋型シリコ
ン領域３の拡散層を介して裏面の電極につながり、また
ドレイン領域り及び第１ゲート領域Ｇ１は表面の電極に
接続されている。
この導電層形成のために、第１ゲート領域Ｇ１及び第２
ゲート領域Ｇ２の拡散領域上にもそれぞれアルミニウム
配線層１１を施しである。
ゲート領域Ｇ２の拡散領域上にもそれぞれアルミニウム
配線層１１を施しである。
しかし、第１ゲート領域Ｇ１及び第２ゲート領域Ｇ２の
ゲート長Ｌ１ ＋ Ｌ２の寸法は０．８〜３．０μｍと
極めて短いなめ、第１ゲート領域Ｇ１．第２ゲート領域
Ｇ２形成後に熱酸化を行ない、ここにコンタクトを取る
ためにホトリソグラフィ技術（以下ＰＲと呼ぶ）により
開口を行なうことは極めて困難である。
ゲート長Ｌ１ ＋ Ｌ２の寸法は０．８〜３．０μｍと
極めて短いなめ、第１ゲート領域Ｇ１．第２ゲート領域
Ｇ２形成後に熱酸化を行ない、ここにコンタクトを取る
ためにホトリソグラフィ技術（以下ＰＲと呼ぶ）により
開口を行なうことは極めて困難である。
このため従来この種のデュアルゲートＪ−ＦＥＴの製造
方法は次のように行っていた。
方法は次のように行っていた。
最初に第２図（ａ）に示すように、ｐ型シリコン基板１
の表面にエピタキシャル成長法で形成されたｎ型シリコ
ン領域２の表°面からソース領域Ｓ及び第２ゲート領域
Ｇ２を裏面につなげるためのＰ＋型半導体領域３を形成
し、全チップの表面をシリコン酸化膜４で覆った後、ホ
トリソグラフィ技術によりｎ＋型コンタクト半導体領域
であるソース領域Ｓ及びドレイン領域りを形成する。
の表面にエピタキシャル成長法で形成されたｎ型シリコ
ン領域２の表°面からソース領域Ｓ及び第２ゲート領域
Ｇ２を裏面につなげるためのＰ＋型半導体領域３を形成
し、全チップの表面をシリコン酸化膜４で覆った後、ホ
トリソグラフィ技術によりｎ＋型コンタクト半導体領域
であるソース領域Ｓ及びドレイン領域りを形成する。
次に第２図（ｂ）に示すように、熱酸化でソース及びド
レイン領域Ｓ及びＤ上に酸化膜４６で覆った後、Ｐ＋型
半導体領域であるゲート長０．８〜３．０μｍの第１ゲ
ートＧ１を形成し、拡散層の深さのコントロールを行な
う。
レイン領域Ｓ及びＤ上に酸化膜４６で覆った後、Ｐ＋型
半導体領域であるゲート長０．８〜３．０μｍの第１ゲ
ートＧ１を形成し、拡散層の深さのコントロールを行な
う。
次に第２図（Ｃ）に示すように、今度は、第１ゲート領
域Ｇｌ上を酸化膜４１で覆わずに、Ｐ＋型半導体領域で
あるゲート長０．８〜３．０μｍの第２ゲート領域Ｇ２
を形成し特性コントロールのためにさらに拡散層の深さ
のコントロールを行なう。
域Ｇｌ上を酸化膜４１で覆わずに、Ｐ＋型半導体領域で
あるゲート長０．８〜３．０μｍの第２ゲート領域Ｇ２
を形成し特性コントロールのためにさらに拡散層の深さ
のコントロールを行なう。
この後、第２図（ｄ）に示すように第１及び第２ゲート
領域Ｇ１及びＧ２ｉを酸化膜４で覆わないまま、ソース
領域Ｓ及びドレイン領域りとアルミニウム配線層のコン
タクトを取るなめに、ＰＲでソース領域Ｓ及びトレイン
領域り上の酸化膜４、を除去する。
領域Ｇ１及びＧ２ｉを酸化膜４で覆わないまま、ソース
領域Ｓ及びドレイン領域りとアルミニウム配線層のコン
タクトを取るなめに、ＰＲでソース領域Ｓ及びトレイン
領域り上の酸化膜４、を除去する。
最後に第２図（ｅ）に示すように、アルミニウム配線層
１１を形成する。
１１を形成する。
このように第１ゲート領域Ｇ、及び第２ゲート領域Ｇ２
の形成をソース、ドレイン領域Ｓ、Ｄの形成後に行ない
、第１ゲート領域Ｇ１及び第２ゲート領域Ｇ２形成の際
にＰＲで開口部をそのままアルミニウム配線層１１との
コンタクト部とすることで、０．８〜３．０μｍ寸法の
第１ゲート及び第２ゲート領域Ｇｌ、Ｇ、上にコンタク
ト部を形成する。
の形成をソース、ドレイン領域Ｓ、Ｄの形成後に行ない
、第１ゲート領域Ｇ１及び第２ゲート領域Ｇ２形成の際
にＰＲで開口部をそのままアルミニウム配線層１１との
コンタクト部とすることで、０．８〜３．０μｍ寸法の
第１ゲート及び第２ゲート領域Ｇｌ、Ｇ、上にコンタク
ト部を形成する。
上述した従来の電界効果トランジスタの製造方法は、特
性コントロールのための高温での長時間熱処理の第１ゲ
ート及び第２ゲート領域形成の前にソース及びドレイン
領域形成を行なっているので、ソース領域Ｓ及びドレイ
ン領域りの拡散層がかなり深（押し込まれ、第２図（ｅ
）に示すように、ソース領域Ｓ及びドレイン領域りとＰ
型シリコン基板１の距離ｄ′が例えば０．２〜０．８μ
ｍと狭くなり、トレイン・ソース耐圧ＢＶＤＳＸがこの
間隔ｄ′で決まってしまう。
性コントロールのための高温での長時間熱処理の第１ゲ
ート及び第２ゲート領域形成の前にソース及びドレイン
領域形成を行なっているので、ソース領域Ｓ及びドレイ
ン領域りの拡散層がかなり深（押し込まれ、第２図（ｅ
）に示すように、ソース領域Ｓ及びドレイン領域りとＰ
型シリコン基板１の距離ｄ′が例えば０．２〜０．８μ
ｍと狭くなり、トレイン・ソース耐圧ＢＶＤＳＸがこの
間隔ｄ′で決まってしまう。
このためソース・ドレイン耐圧ＢＶｏｓｘのばらつきが
約２０Ｖ前後に大きく、所定の２５Ｖ以上の耐圧品が発
生し難いという欠点があった。
約２０Ｖ前後に大きく、所定の２５Ｖ以上の耐圧品が発
生し難いという欠点があった。
本発明の目的は、ドレイン・ソース耐圧の高い電界効果
トランジスタを提供することにある。
トランジスタを提供することにある。
（Ａ） 一導電型の半導体基板の一表面に形成された
逆導電型の半導体層の表面からホトリソグラフィ技術に
より選択的に前記一導電型の半導体基板に達する一導電
型の半導体領域を形成する工程、 （Ｂ） 前記一導電型の半導体領域及び逆導電型の半
導体領域の表面に酸化膜を形成 し、該酸化膜の前記逆導電型の半導体層に対応する部分
に、ホトリソグラフィ技術により拡散して一導電型の第
１及び第２のゲート領域を形成する工程、 （Ｃ） 前記第１及び第２のゲート領域を含め前記酸
化膜の表面を覆う絶縁膜を形成する工程、 （Ｄ＞ 前記逆導電型の半導体層に対応し、前記第１
及び第２のゲート領域を挟んで前記絶縁膜の表面から前
記酸化膜に達する開孔部を設け、拡散・熱処理して、前
記逆導電型の半導体層の上層に一導電型のソース及びド
レイン領域を形成する工 程。
逆導電型の半導体層の表面からホトリソグラフィ技術に
より選択的に前記一導電型の半導体基板に達する一導電
型の半導体領域を形成する工程、 （Ｂ） 前記一導電型の半導体領域及び逆導電型の半
導体領域の表面に酸化膜を形成 し、該酸化膜の前記逆導電型の半導体層に対応する部分
に、ホトリソグラフィ技術により拡散して一導電型の第
１及び第２のゲート領域を形成する工程、 （Ｃ） 前記第１及び第２のゲート領域を含め前記酸
化膜の表面を覆う絶縁膜を形成する工程、 （Ｄ＞ 前記逆導電型の半導体層に対応し、前記第１
及び第２のゲート領域を挟んで前記絶縁膜の表面から前
記酸化膜に達する開孔部を設け、拡散・熱処理して、前
記逆導電型の半導体層の上層に一導電型のソース及びド
レイン領域を形成する工 程。
を含んで構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、従来と同一の工程でｐ
型シリコン基板１の表面のｎ型シリコン領域２の表面か
ら選択的にソース及び第２ゲート領域Ｓ及びＧ２を裏面
につなげるためのｐ＋型半導体領域３を形成しさらにチ
ップ表面を酸化膜４で覆う。
型シリコン基板１の表面のｎ型シリコン領域２の表面か
ら選択的にソース及び第２ゲート領域Ｓ及びＧ２を裏面
につなげるためのｐ＋型半導体領域３を形成しさらにチ
ップ表面を酸化膜４で覆う。
次にホトリソグラフィ技術によりｎ型シリコン領域２の
一部に達するゲート長０．８〜３．０μｍのＧ１を形成
する。
一部に達するゲート長０．８〜３．０μｍのＧ１を形成
する。
次に第１図（ｂ）に示すように、第１ゲート領域Ｇｌを
開口したままゲート長０．８〜３．０μｍの第２ゲート
領域Ｇ２を形成する。
開口したままゲート長０．８〜３．０μｍの第２ゲート
領域Ｇ２を形成する。
次に第１図（ｃ）に示すように、第１ゲート領域Ｇｌ及
び第２ゲート領域Ｇ２を開口したまま絶縁膜であるシリ
コン窒化膜８を１００〜２００ｎｍ成長させる。
び第２ゲート領域Ｇ２を開口したまま絶縁膜であるシリ
コン窒化膜８を１００〜２００ｎｍ成長させる。
次に第１図（ｄ）に示すように、ソース・ドレイン領域
Ｓ−Ｄ形成部上のシリコン窒化膜８及びシリコン酸化膜
４をＰＲで開口し、ソース領域Ｓ、ドレイン領域りを形
成し熱酸化でソース及びトレイン領域上を酸化膜４．で
覆う。
Ｓ−Ｄ形成部上のシリコン窒化膜８及びシリコン酸化膜
４をＰＲで開口し、ソース領域Ｓ、ドレイン領域りを形
成し熱酸化でソース及びトレイン領域上を酸化膜４．で
覆う。
この後第１図（ｅ）に示すように、シリコン窒化膜８を
ホットリン酸で全面除去する。
ホットリン酸で全面除去する。
次に第１図（ｆ）に示すように第１ゲートＧ。
及び第２ゲート領域Ｇ２のコンタクト部を形成した後、
ＰＲで、ソース領域４及びドレイン領域１２上の酸化膜
４．を開口し、ソース及びドレイン領域Ｓ及びＤのコン
タクト部を形成しアルミニウム配線層１１を形成する。
ＰＲで、ソース領域４及びドレイン領域１２上の酸化膜
４．を開口し、ソース及びドレイン領域Ｓ及びＤのコン
タクト部を形成しアルミニウム配線層１１を形成する。
上述の第１の実施例の絶縁膜として設けられたシリコン
酸化膜の代りに、第２の実施例として５００〜１１００
０ｎの常圧ＣＶＤシリコン酸化膜を形成してもよい。
酸化膜の代りに、第２の実施例として５００〜１１００
０ｎの常圧ＣＶＤシリコン酸化膜を形成してもよい。
この場合は、ソース及びドレイン領域Ｓ及びＤ上を開口
する際第１の実施例ではシリコン窒化膜及びシリコン酸
化膜を除去しなければならないのに比べて、シリコン酸
化膜のみの除去で良いため一工程が少ないという利点が
ある。
する際第１の実施例ではシリコン窒化膜及びシリコン酸
化膜を除去しなければならないのに比べて、シリコン酸
化膜のみの除去で良いため一工程が少ないという利点が
ある。
第１及び第２の実施例により、ソース及びドレイン領域
Ｓ及びＤとｐ型シリコン基板１との距離ｄは１〜１．５
μｍとなるので、ソース・ドレイン耐圧ＢＶｏｓｘは２
５Ｖ以上に改善される効果があった。
Ｓ及びＤとｐ型シリコン基板１との距離ｄは１〜１．５
μｍとなるので、ソース・ドレイン耐圧ＢＶｏｓｘは２
５Ｖ以上に改善される効果があった。
以上説明したように本発明は、ソース及びドレイン領域
形成工程を第１ゲート及び第２ゲート領域形成工程の後
工程に行なうことにより、ソース及びトレイン領域の拡
散層の深さを浅くでき、裏面ソースとドレイン領域の距
離を十分大きく取れるため、ソース・ドレイン耐圧を向
上できるという効果がある。
形成工程を第１ゲート及び第２ゲート領域形成工程の後
工程に行なうことにより、ソース及びトレイン領域の拡
散層の深さを浅くでき、裏面ソースとドレイン領域の距
離を十分大きく取れるため、ソース・ドレイン耐圧を向
上できるという効果がある。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｅ）は従来の電界効果トランジスタの製造方
法の一例を説明するための工程順に示した半導体チップ
の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型シリコン基板
、３・・・ｐ型シリコン領域、４・・・シリコン酸化膜
、８・・・シリコン窒化膜、１１・・・アルミニウム配
線層、Ｄ・・・ドレイン領域、Ｇｌ、Ｇ２・・・第１及
び第２のゲート領域、Ｓ・・・ソース領域。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｅ）は従来の電界効果トランジスタの製造方
法の一例を説明するための工程順に示した半導体チップ
の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型シリコン基板
、３・・・ｐ型シリコン領域、４・・・シリコン酸化膜
、８・・・シリコン窒化膜、１１・・・アルミニウム配
線層、Ｄ・・・ドレイン領域、Ｇｌ、Ｇ２・・・第１及
び第２のゲート領域、Ｓ・・・ソース領域。
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型の半導体基板の一表面に形成された逆導
電型の半導体層の表面からホ トリソグラフィ技術により選択的に前記 一導電型の半導体基板に達する一導電型 の半導体領域を形成する工程、 （Ｂ）前記一導電型の半導体領域及び逆導電型の半導体
領域の表面に酸化膜を形成 し、該酸化膜の前記逆導電型の半導体層 に対応する部分に、ホトリソグラフィ技 術により拡散して一導電型の第１及び第 ２のゲート領域を形成する工程、 （Ｃ）前記第１及び第２のゲート領域を含め前記酸化膜
の表面を覆う絶縁膜を形成す る工程、 （Ｄ）前記逆導電型の半導体層に対応し、前記第１及び
第２のゲート領域を挟んで前 記絶縁膜の表面から前記酸化膜に達する 開孔部を設け、拡散・熱処理して、前記 逆導電型の半導体層の上層に一導電型の ソース及びドレイン領域を形成する工 程。 を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27886688A JPH02125474A (ja) | 1988-11-02 | 1988-11-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27886688A JPH02125474A (ja) | 1988-11-02 | 1988-11-02 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125474A true JPH02125474A (ja) | 1990-05-14 |
Family
ID=17603216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27886688A Pending JPH02125474A (ja) | 1988-11-02 | 1988-11-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235551A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 接合型電界効果トランジスタ |
-
1988
- 1988-11-02 JP JP27886688A patent/JPH02125474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235551A (ja) * | 1994-02-22 | 1995-09-05 | Nec Yamagata Ltd | 接合型電界効果トランジスタ |
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