JPH0245340B2 - - Google Patents
Info
- Publication number
- JPH0245340B2 JPH0245340B2 JP61146897A JP14689786A JPH0245340B2 JP H0245340 B2 JPH0245340 B2 JP H0245340B2 JP 61146897 A JP61146897 A JP 61146897A JP 14689786 A JP14689786 A JP 14689786A JP H0245340 B2 JPH0245340 B2 JP H0245340B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- source
- drain
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の製法、特にバイポー
ラトランジスタを同一基板上に有する相補型MIS
半導体装置の製法に関する。
ラトランジスタを同一基板上に有する相補型MIS
半導体装置の製法に関する。
第１図に示すようにひとつの半導体基板１上に
ウエル２，３と称する基板の導電型と異なる導電
型の領域をつくり、基板とウエルの表面に互いに
逆の導電型、すなわちＰチヤンネル、及びＮチヤ
ンネルのMOSFET（絶縁ゲート電解効果トラン
ジスタ）Q1，Q2を形成した相補型MOS半導体装
置において、同一基板上に同時に基板１、ウエル
３、ウエル領域内の拡散層４により構成されるバ
イポーラトランジスタQ3を形成することが提案
された。
ウエル２，３と称する基板の導電型と異なる導電
型の領域をつくり、基板とウエルの表面に互いに
逆の導電型、すなわちＰチヤンネル、及びＮチヤ
ンネルのMOSFET（絶縁ゲート電解効果トラン
ジスタ）Q1，Q2を形成した相補型MOS半導体装
置において、同一基板上に同時に基板１、ウエル
３、ウエル領域内の拡散層４により構成されるバ
イポーラトランジスタQ3を形成することが提案
された。
しかしながら、この方法では拡散層４がウエル
内のMOSFETのソースドレインを形成する際、
同時拡散によつて形成しているため、拡散層４の
深さがソースドレインの拡散深さ（0.5〜1.0μｍ）
に限定され、バイポーラトランジスタのベース長
（第１図LB）が短かくできず、高速動作に限界の
あることがわかつた。
内のMOSFETのソースドレインを形成する際、
同時拡散によつて形成しているため、拡散層４の
深さがソースドレインの拡散深さ（0.5〜1.0μｍ）
に限定され、バイポーラトランジスタのベース長
（第１図LB）が短かくできず、高速動作に限界の
あることがわかつた。
本発明の目的は、同一基板上に相補型MISトラ
ンジスタおよび高速動作可能なバイポーラトラン
ジスタを有する半導体装置を得ることにある。
ンジスタおよび高速動作可能なバイポーラトラン
ジスタを有する半導体装置を得ることにある。
第２図はこの発明による半導体装置を模型的に
図示したものである。導図において、n-基板１
の表面の一部でＰ拡散によるソースS1、ドレイン
D1、ゲートＧ１とでＰチヤンネルMOSFETQ1を
構成し、P-ウエル２の表面でｎ拡散によるソー
スS2、ドレインD2、ゲートG2とでｎチヤンネル
MOSFETQ2を構成し、基板１、Ｐウエル３、ウ
エル内拡散層４でそれぞれコレクタ、ベース、エ
ミツタを構成するバイポーラトランジスタQ4を
形成する。この際エミツタ拡散層をＮチヤンネル
ソース、ドレインとは独立して深く形成すること
ができ、バイポーラトランジスタの高速動作が可
能となる。この発明によつて、MOSFETの高速
化のため、ソースドレインを浅く形成し、そのた
め、ソースドレインと同時に形成していたエミツ
タ拡散層も浅くなるという制限が克服され、高速
動作可能なバイポーラトランジスタを形成するこ
とができる。
図示したものである。導図において、n-基板１
の表面の一部でＰ拡散によるソースS1、ドレイン
D1、ゲートＧ１とでＰチヤンネルMOSFETQ1を
構成し、P-ウエル２の表面でｎ拡散によるソー
スS2、ドレインD2、ゲートG2とでｎチヤンネル
MOSFETQ2を構成し、基板１、Ｐウエル３、ウ
エル内拡散層４でそれぞれコレクタ、ベース、エ
ミツタを構成するバイポーラトランジスタQ4を
形成する。この際エミツタ拡散層をＮチヤンネル
ソース、ドレインとは独立して深く形成すること
ができ、バイポーラトランジスタの高速動作が可
能となる。この発明によつて、MOSFETの高速
化のため、ソースドレインを浅く形成し、そのた
め、ソースドレインと同時に形成していたエミツ
タ拡散層も浅くなるという制限が克服され、高速
動作可能なバイポーラトランジスタを形成するこ
とができる。
第３図に本発明の具体的実施例を示す。この例
ではＰチヤンネルMOSFETQ1のソースドレイン
を浅く形成するが、ウエル側のＮチヤンネル
MOSFETのうち１部のソース、ドレインのコン
タクト部とエミツタ拡散層を同時に形成し、深く
してある。この構造でもMOSFETの特性を決定
する部分のソース、ドレインの拡散深さd1，d2は
浅くすることができ、MOSFETの高速化と、独
立して深いエミツタ拡散を得ることができ、高速
のバイポーラトランジスタ素子が得られる。
ではＰチヤンネルMOSFETQ1のソースドレイン
を浅く形成するが、ウエル側のＮチヤンネル
MOSFETのうち１部のソース、ドレインのコン
タクト部とエミツタ拡散層を同時に形成し、深く
してある。この構造でもMOSFETの特性を決定
する部分のソース、ドレインの拡散深さd1，d2は
浅くすることができ、MOSFETの高速化と、独
立して深いエミツタ拡散を得ることができ、高速
のバイポーラトランジスタ素子が得られる。
第４図ａ乃至ｈに、本発明の相補型MOS半導
体装置の具体的な製造工程を示す。以下各工程図
に対応して詳細に説明する。
体装置の具体的な製造工程を示す。以下各工程図
に対応して詳細に説明する。
(a) n-Si基板１を用意し、SiO2膜５の一部をマ
スクとしてポロン(B)をイオン打込みし、Ｐウエ
ル領域２，３を形成する。
スクとしてポロン(B)をイオン打込みし、Ｐウエ
ル領域２，３を形成する。
(b) シリコンナイトライド（Si3N4）等によるマ
スクを使用して、900℃から1100℃程度の温度
での選択酸化を行ない、フイールド酸化厚膜６
を形成して、次いで基板１、及びウエル２，３
のアクテイブ領域表面（バイポーラトランジス
タエミツタ拡散層部を含む）部分に薄いゲート
酸化膜７，８を形成する。
スクを使用して、900℃から1100℃程度の温度
での選択酸化を行ない、フイールド酸化厚膜６
を形成して、次いで基板１、及びウエル２，３
のアクテイブ領域表面（バイポーラトランジス
タエミツタ拡散層部を含む）部分に薄いゲート
酸化膜７，８を形成する。
(c) フオトエツチング技術により、ウエル側のソ
ース、ドレイン部位の一部及びエミツタ拡散層
を露出するようにゲート酸化膜を窓開する。
ース、ドレイン部位の一部及びエミツタ拡散層
を露出するようにゲート酸化膜を窓開する。
(d) 全面にポリシリコン層９を形成し、リン処理
を行なうことにより、前記の窓開部にエミツタ
拡散層４、ｎソースドレインコンタクト部１
０，１１を例えば、1μｍの深さに形成する。
を行なうことにより、前記の窓開部にエミツタ
拡散層４、ｎソースドレインコンタクト部１
０，１１を例えば、1μｍの深さに形成する。
(e) ポリシリコン層の一部をエツチ除去し、ポリ
Siゲート１２，１６を残存させる。
Siゲート１２，１６を残存させる。
(f) ウエル２側表面とエミツタ拡散層部をPSG
（リンシリケートガラス）１３等で覆い、基板
側のポリシリコンゲート１２をマスクとして、
ソースドレイン領域上のゲート酸化膜をセルフ
アライン的にエツチ除去し、ボロン処理又はイ
オン打込みを行ないＰ拡散ソース１４，１５を
例えば0.5μｍの深さに形成する。
（リンシリケートガラス）１３等で覆い、基板
側のポリシリコンゲート１２をマスクとして、
ソースドレイン領域上のゲート酸化膜をセルフ
アライン的にエツチ除去し、ボロン処理又はイ
オン打込みを行ないＰ拡散ソース１４，１５を
例えば0.5μｍの深さに形成する。
(g) この後、基板１側表面をPSG（リンシリケー
トガラス）１７で覆い、ポリシリコンゲート１
６をマスクとして、リン（Ｐ）またはヒ素
（As）を拡散またはイオン打込みすることによ
り、ｎソース１８、ドレイン１９を例えば、深
さ0.5μｍの深さに形成する。
トガラス）１７で覆い、ポリシリコンゲート１
６をマスクとして、リン（Ｐ）またはヒ素
（As）を拡散またはイオン打込みすることによ
り、ｎソース１８、ドレイン１９を例えば、深
さ0.5μｍの深さに形成する。
(h) この後、全面にPSG等でパツシペイシヨン
膜２０を形成し基板１側のソースドレイン及び
ウエル２側のソースドレインコンタクト部、エ
ミツタ、ベースコンタクト部にそれぞれコンタ
クトするアルミニウム（Al）よりなる電極２
１を形成してＰチヤンネルMOSFET、ｎチヤ
ンネルMOSFET、ならびにバイポーラトラン
ジスタを完成する。
膜２０を形成し基板１側のソースドレイン及び
ウエル２側のソースドレインコンタクト部、エ
ミツタ、ベースコンタクト部にそれぞれコンタ
クトするアルミニウム（Al）よりなる電極２
１を形成してＰチヤンネルMOSFET、ｎチヤ
ンネルMOSFET、ならびにバイポーラトラン
ジスタを完成する。
また上記製造法の変形例として、工程(e)でエミ
ツタ拡散層上のポリシリコンを残して、移行同様
の工程を経て、第５図のような構造のバイポーラ
トランジスタを形成しても同様の効果が得られ
る。
ツタ拡散層上のポリシリコンを残して、移行同様
の工程を経て、第５図のような構造のバイポーラ
トランジスタを形成しても同様の効果が得られ
る。
このようにバイポーラトランジスタのエミツタ
拡散層をポリシリコンと拡散層のダイレクトコン
タクト構造により、ポリシリコンをn+リン処理
する際に同時に形成することで、拡散層を深く形
成し、バイポーラトランジスタのベース長を短か
くでき、高速動作が可能になる。
拡散層をポリシリコンと拡散層のダイレクトコン
タクト構造により、ポリシリコンをn+リン処理
する際に同時に形成することで、拡散層を深く形
成し、バイポーラトランジスタのベース長を短か
くでき、高速動作が可能になる。
第１図はバイポーラトランジスタを同一基板に
有する相補型MOS半導体装置を模型的に示す断
面図、第２図は本発明によるバイポーラトランジ
スタを有する相補型MOS半導体装置の一実施例
を模型的に示す断面図、第３図は同じく本発明に
おける他の実施例を模式的示す断面図、第４図ａ
乃至ｈは本発明による相補型MOS半導体装置の
製造プロセスを示す各工程毎の断面図、第５図は
本発明における他の製造プロセスによる相補型
MOS半導体装置の断面図である。 １……Si基板、２……P-ウエル、３……バイ
ポーラトランジスタのベースとなるP-ウエル、
４……エミツタ拡散層、５……表面酸化膜、６…
…フイールド酸化膜、７，８……ゲート酸化膜、
９……ポリシリコン、１０，１１……ｎソース、
ドレインコンタクト部、１２……Ｐチヤンネル
MOSFETポリシリコンゲート、１３……SiO2
膜、１４，１５……Ｐチヤンネルソース、ドレイ
ン、１６……ＮチヤンネルMOSFETポリシリコ
ンゲート、１７……SiO2膜、１８，１９……Ｎ
チヤンネルソースドレイン、２０……PSG膜、
２１……アルミニウム。
有する相補型MOS半導体装置を模型的に示す断
面図、第２図は本発明によるバイポーラトランジ
スタを有する相補型MOS半導体装置の一実施例
を模型的に示す断面図、第３図は同じく本発明に
おける他の実施例を模式的示す断面図、第４図ａ
乃至ｈは本発明による相補型MOS半導体装置の
製造プロセスを示す各工程毎の断面図、第５図は
本発明における他の製造プロセスによる相補型
MOS半導体装置の断面図である。 １……Si基板、２……P-ウエル、３……バイ
ポーラトランジスタのベースとなるP-ウエル、
４……エミツタ拡散層、５……表面酸化膜、６…
…フイールド酸化膜、７，８……ゲート酸化膜、
９……ポリシリコン、１０，１１……ｎソース、
ドレインコンタクト部、１２……Ｐチヤンネル
MOSFETポリシリコンゲート、１３……SiO2
膜、１４，１５……Ｐチヤンネルソース、ドレイ
ン、１６……ＮチヤンネルMOSFETポリシリコ
ンゲート、１７……SiO2膜、１８，１９……Ｎ
チヤンネルソースドレイン、２０……PSG膜、
２１……アルミニウム。
Claims (1)
- 【特許請求の範囲】 １ 第１領域と、その第１領域とは反対導電型を
示す第２、第３領域とを有する半導体基体を準備
する工程、 その第１領域と第２領域および第１領域と第３
領域との境界部をまたいで半導体の選択酸化によ
るフイールド酸化膜を形成する工程、 上記フイールド酸化膜が形成されていないとこ
ろの第１、第２および第３領域主面に薄い酸化膜
を形成する工程、 上記第１、第２領域主面の薄い酸化膜上にそれ
ぞれゲート電極としての第１、第２導電層を選択
的に形成する工程、 第１領域内に第１導電層によつて規定されるソ
ース、ドレインとしての領域を形成する工程、 第２領域内に第２導電層によつて規定されるソ
ース、ドレインとしての領域を形成する工程およ
び 上記第２領域内へのソース、ドレインとしての
領域形成とは別工程であつて、上記第３領域内に
位置するようにバイポーラトランジスタのエミツ
タとしての領域を形成する工程とを含むことを特
徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146897A JPS6216559A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146897A JPS6216559A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136779A Division JPS567462A (en) | 1979-06-29 | 1979-06-29 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216559A JPS6216559A (ja) | 1987-01-24 |
| JPH0245340B2 true JPH0245340B2 (ja) | 1990-10-09 |
Family
ID=15418045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146897A Granted JPS6216559A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216559A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204043A (en) * | 1990-01-13 | 1993-04-20 | Toyoda Gosei Co., Ltd. | Method of manufacturing steering wheel |
| JP2558911Y2 (ja) * | 1991-02-14 | 1998-01-14 | 株式会社東海理化電機製作所 | ステアリングホイール |
-
1986
- 1986-06-25 JP JP61146897A patent/JPS6216559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216559A (ja) | 1987-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0628296B2 (ja) | 半導体装置の製造方法 | |
| JPS6358375B2 (ja) | ||
| JPH0622274B2 (ja) | 半導体集積回路装置 | |
| JPS6247162A (ja) | 絶縁ゲ−ト型電界効果トランジスタの作製方法 | |
| GB1389311A (en) | Semiconductor device manufacture | |
| JPH0245340B2 (ja) | ||
| US6878997B2 (en) | Compensation component and method for fabricating the component | |
| JP3193984B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JPS6159543B2 (ja) | ||
| JPS61141180A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS62248256A (ja) | 半導体装置 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JP2807718B2 (ja) | 半導体装置およびその製造方法 | |
| JP3314341B2 (ja) | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 | |
| JPH0927556A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0481336B2 (ja) | ||
| JPS62133763A (ja) | Ｍｏｓトランジスタ | |
| JP2508857B2 (ja) | 半導体装置の製造方法 | |
| JP2630863B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH05166834A (ja) | 半導体装置の製造方法 | |
| JPS61214457A (ja) | 半導体装置およびその製造方法 | |
| JPS6136974A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH08264775A (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JP2002110813A (ja) | 半導体装置及びその製造方法 | |
| JPH02125474A (ja) | 電界効果トランジスタの製造方法 |