JPH0658760B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0658760B2 JPH0658760B2 JP4899185A JP4899185A JPH0658760B2 JP H0658760 B2 JPH0658760 B2 JP H0658760B2 JP 4899185 A JP4899185 A JP 4899185A JP 4899185 A JP4899185 A JP 4899185A JP H0658760 B2 JPH0658760 B2 JP H0658760B2
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、プリチャージを行う相補形絶縁ゲート形電界
効果トランジスタの半導体集積回路で例えば、マイクロ
コンピュータのデータ読出専用回路（以下ＲＯＭと呼
ぶ）やデータ記憶回路（以下ＲＡＭと呼ぶ）に関するも
のである。
効果トランジスタの半導体集積回路で例えば、マイクロ
コンピュータのデータ読出専用回路（以下ＲＯＭと呼
ぶ）やデータ記憶回路（以下ＲＡＭと呼ぶ）に関するも
のである。
従来の技術 従来この種のプリチャージを行う半導体集積回路はＰチ
ャネル形ＭＯＳトランジスタ（以下ＰＭＯＳと呼ぶ）又
はＮチャネル形ＭＯＳトランジスタ（以下ＭＯＳと呼
ぶ）のいずれかでプリチャージを行う構成であった。
ャネル形ＭＯＳトランジスタ（以下ＰＭＯＳと呼ぶ）又
はＮチャネル形ＭＯＳトランジスタ（以下ＭＯＳと呼
ぶ）のいずれかでプリチャージを行う構成であった。
発明が解決しようとする問題点 例えばＰＭＯＳのみでプリチャージを行う場合は、同じ
寸法ならばＰＭＯＳの能力はＮＭＯＳに比べて劣るた
め、トランジスタ寸法が大きくなるという問題があっ
た。そして回路規模が大きくなると、プリチャージに必
要な電荷量も多くなり、消費電流が多くなるという問題
があった。一方、ＮＭＯＳのみでプリチャージを行う場
合にはＮＭＯＳの能力は同じトランジスタ寸法のＰＭＯ
Ｓの能力に比べて高いためＰＭＯＳよりも小さな寸法の
トランジスタで回路を構成することができる。また、Ｎ
ＭＯＳでプリチャージすると、電圧は完全にはハイレベ
ルには達せず、ＮＭＯＳのしきい値電圧程度だけ低い値
となる。そのためプリチャージする電荷量と読出しでデ
ィスチャージされる電荷量が少なくなって、読出し動作
時の消費電流が少なくなる。さらにプリチャージした電
荷量が少ないため、ディスチャージする時間が短くな
り、回路の高速動作が可能である。
寸法ならばＰＭＯＳの能力はＮＭＯＳに比べて劣るた
め、トランジスタ寸法が大きくなるという問題があっ
た。そして回路規模が大きくなると、プリチャージに必
要な電荷量も多くなり、消費電流が多くなるという問題
があった。一方、ＮＭＯＳのみでプリチャージを行う場
合にはＮＭＯＳの能力は同じトランジスタ寸法のＰＭＯ
Ｓの能力に比べて高いためＰＭＯＳよりも小さな寸法の
トランジスタで回路を構成することができる。また、Ｎ
ＭＯＳでプリチャージすると、電圧は完全にはハイレベ
ルには達せず、ＮＭＯＳのしきい値電圧程度だけ低い値
となる。そのためプリチャージする電荷量と読出しでデ
ィスチャージされる電荷量が少なくなって、読出し動作
時の消費電流が少なくなる。さらにプリチャージした電
荷量が少ないため、ディスチャージする時間が短くな
り、回路の高速動作が可能である。
しかし、ＮＭＯＳのみでプリチャージする場合には、電
圧はハイレベルにはならず、ＮＭＯＳのしきい値電圧程
度だけ低い値となるため、プリチャージされた信号線に
接続される相補形絶縁ゲート形電界効果トランジスタ
（以下ＣＭＯＳと呼ぶ）においてリーク電流が多くな
り、スタンバイ時の電流が増加するという問題があっ
た。
圧はハイレベルにはならず、ＮＭＯＳのしきい値電圧程
度だけ低い値となるため、プリチャージされた信号線に
接続される相補形絶縁ゲート形電界効果トランジスタ
（以下ＣＭＯＳと呼ぶ）においてリーク電流が多くな
り、スタンバイ時の電流が増加するという問題があっ
た。
本発明はこのような問題点を解決するもので、実動作時
の消費電流を少なくし、スタンバイ時のリーク電流を少
なくすることを目的とするものである。
の消費電流を少なくし、スタンバイ時のリーク電流を少
なくすることを目的とするものである。
問題点を解決するための手段 この問題点を解決するために、本発明は能力の高いＮＭ
ＯＳで動作時のプリチャージを行い、能力の低い最小寸
法のＰＭＯＳによりスタンバイ時のプリチャージを行う
ようにしたものである。
ＯＳで動作時のプリチャージを行い、能力の低い最小寸
法のＰＭＯＳによりスタンバイ時のプリチャージを行う
ようにしたものである。
作用 この構成により、実動作時の消費電流を少なくし、スタ
ンバイ時のリーク電流を少なくしたプリチャージを行う
半導体集積回路を実現することが可能になる。
ンバイ時のリーク電流を少なくしたプリチャージを行う
半導体集積回路を実現することが可能になる。
実施例 図は、本発明の一実施例によるＲＯＭの回路図である。
図において１はアドレスデコード回路、２はデータ読出
回路、３はインバータ回路、４はＮＯＲ回路、５〜８は
ＡＮＤ回路、９はスタンバイ信号供給線、１０はプリチ
ャージ信号線、１１〜１４はアドレスデコード回路１の
出力としてのアドレス信号線、２１〜２４はＲＯＭ本体
部分のアドレス信号線、３１〜３３はデータ信号線、４
１〜４３及び７３はＰＭＯＳ、５１〜５３，６１〜７２
及び７４はＮＭＯＳ、３１′はデータ読出回路の出力デ
ータ信号線である。
回路、３はインバータ回路、４はＮＯＲ回路、５〜８は
ＡＮＤ回路、９はスタンバイ信号供給線、１０はプリチ
ャージ信号線、１１〜１４はアドレスデコード回路１の
出力としてのアドレス信号線、２１〜２４はＲＯＭ本体
部分のアドレス信号線、３１〜３３はデータ信号線、４
１〜４３及び７３はＰＭＯＳ、５１〜５３，６１〜７２
及び７４はＮＭＯＳ、３１′はデータ読出回路の出力デ
ータ信号線である。
以下、図についてその動作を説明する。
１のアドレスデコード回路は、アドレス信号（図示せ
ず）をデコードして、アドレス信号線１１〜１４のいず
れか１本を選択する。アドレス信号の変化するタイミン
グは、信号線１０に供給されるプリチャージ信号の立上
りに合わせる。信号線９に供給されるスタンバイ信号と
信号線１０に供給されるプリチャージ信号が共にロウレ
ベルの時にはＡＮＤ回路５〜８を介してＲＯＭ本体部分
のアドレス信号線２１〜２４のいずれか一本が選択さ
れ、ＭＭＯＳ６１〜７２（図面点線で示したＮＭＯＳ６
３，６５，６７，６９，７０はＲＯＭデータによりＮＭ
ＯＳが要らない場合を示している）が動作して、データ
信号線３１〜３３にデータが出力される。データ読出回
路２は、データ信号線３１〜３３の信号線に出力された
データをデータ出力（図示せず）に出力する。データ信
号線３１〜３３の電圧レベルは、実動作時においては、
ＮＭＯＳ５１〜５３によりプリチャージされるために、
完全に電源電圧レベルにはならず、各ＮＭＯＳ５１〜５
３のしきい値電圧だけ電源電圧より低くなる。
ず）をデコードして、アドレス信号線１１〜１４のいず
れか１本を選択する。アドレス信号の変化するタイミン
グは、信号線１０に供給されるプリチャージ信号の立上
りに合わせる。信号線９に供給されるスタンバイ信号と
信号線１０に供給されるプリチャージ信号が共にロウレ
ベルの時にはＡＮＤ回路５〜８を介してＲＯＭ本体部分
のアドレス信号線２１〜２４のいずれか一本が選択さ
れ、ＭＭＯＳ６１〜７２（図面点線で示したＮＭＯＳ６
３，６５，６７，６９，７０はＲＯＭデータによりＮＭ
ＯＳが要らない場合を示している）が動作して、データ
信号線３１〜３３にデータが出力される。データ読出回
路２は、データ信号線３１〜３３の信号線に出力された
データをデータ出力（図示せず）に出力する。データ信
号線３１〜３３の電圧レベルは、実動作時においては、
ＮＭＯＳ５１〜５３によりプリチャージされるために、
完全に電源電圧レベルにはならず、各ＮＭＯＳ５１〜５
３のしきい値電圧だけ電源電圧より低くなる。
図に示す回路ではスタンバイ時はＰＭＯＳ４１〜４３で
データ信号線３１〜３３の電圧レベルを、電源電圧（ハ
イレベル）に固定してしまうため、ＣＭＯＳで構成され
るデータ読出回路２においては、リーク電流はほとんど
生じない。
データ信号線３１〜３３の電圧レベルを、電源電圧（ハ
イレベル）に固定してしまうため、ＣＭＯＳで構成され
るデータ読出回路２においては、リーク電流はほとんど
生じない。
本発明の一実施例によるデータ読出回路２内の１ビット
分のデータ線入力回路をみると、データ信号線３１は、
ＰＭＯＳ７３、ＮＭＯＳ７４の共通ゲートに結合され、
両ＭＯＳの共通ドレインがデータ読出回路２の出力デー
タ信号線３１′となる。すなわち、データ信号線３１の
信号は、ＰＭＯＳ７３とＮＭＯＳ７４とで構成されるイ
ンバータ回路７５で反転され出力データ信号線３１′で
データ読出回路２から出力される。データ信号線３１の
電圧レベルが電源レベルの時はＰＭＯＳ７３がＯＦＦし
て、ＰＭＯＳ７３とＮＭＯＳ７４には電流は流れない
が、データ信号線３１の電圧レベルが電源レベルよりＮ
ＭＯＳのしきい値電圧だけ低い場合には、ＰＭＯＳ７３
は完全にはＯＦＦしないで、ＰＭＯＳ７３とＮＭＯＳ７
４とにはリーク電流が流れる。
分のデータ線入力回路をみると、データ信号線３１は、
ＰＭＯＳ７３、ＮＭＯＳ７４の共通ゲートに結合され、
両ＭＯＳの共通ドレインがデータ読出回路２の出力デー
タ信号線３１′となる。すなわち、データ信号線３１の
信号は、ＰＭＯＳ７３とＮＭＯＳ７４とで構成されるイ
ンバータ回路７５で反転され出力データ信号線３１′で
データ読出回路２から出力される。データ信号線３１の
電圧レベルが電源レベルの時はＰＭＯＳ７３がＯＦＦし
て、ＰＭＯＳ７３とＮＭＯＳ７４には電流は流れない
が、データ信号線３１の電圧レベルが電源レベルよりＮ
ＭＯＳのしきい値電圧だけ低い場合には、ＰＭＯＳ７３
は完全にはＯＦＦしないで、ＰＭＯＳ７３とＮＭＯＳ７
４とにはリーク電流が流れる。
通常のＲＯＭの構成では、多数のメモリセルをアレイで
配置し、データ信号線の本数も多くなる。その場合、全
データ信号線につながるデータ読み出し回路で流れる電
流は各データ読み出し回路で流れるリーク電流の総和と
なり大きな値となる。理想的には、スタンバイ時のメモ
リデータの保持の電流は０であるべきで、スタンバイ時
の電流が多くなると、たとえば電池で長時間データを保
持することができなくなるなどの問題が生ずる。
配置し、データ信号線の本数も多くなる。その場合、全
データ信号線につながるデータ読み出し回路で流れる電
流は各データ読み出し回路で流れるリーク電流の総和と
なり大きな値となる。理想的には、スタンバイ時のメモ
リデータの保持の電流は０であるべきで、スタンバイ時
の電流が多くなると、たとえば電池で長時間データを保
持することができなくなるなどの問題が生ずる。
発明の効果 以上説明したように、本発明によれば実動作時に能力の
高いＮＭＯＳでプリチャージすることにより消費電流を
減らすことができ、能力の低いＰＭＯＳで動作停止時
（スタンバイ時）のリーク電流を減らすことができると
いう効果が得られる。
高いＮＭＯＳでプリチャージすることにより消費電流を
減らすことができ、能力の低いＰＭＯＳで動作停止時
（スタンバイ時）のリーク電流を減らすことができると
いう効果が得られる。
図は本発明の一実施例によるＲＯＭの回路図である。 １……アドレスデコード回路、２……データ読出回路、
３……インバータ回路、４……ＮＯＲ回路、５〜８……
ＡＮＤ回路、９……スタンバイ信号供給線、１０……プ
リチャージ信号線、１１〜１４……アドレス信号線、２
１〜２４……ＲＯＭ本体部分のアドレス信号線、３１〜
３３……データ信号線、３１′……入力データ信号線、
４１〜４３，７３……ＰＭＯＳ、５１〜５３，６１〜７
２，７４……ＮＭＯＳ。
３……インバータ回路、４……ＮＯＲ回路、５〜８……
ＡＮＤ回路、９……スタンバイ信号供給線、１０……プ
リチャージ信号線、１１〜１４……アドレス信号線、２
１〜２４……ＲＯＭ本体部分のアドレス信号線、３１〜
３３……データ信号線、３１′……入力データ信号線、
４１〜４３，７３……ＰＭＯＳ、５１〜５３，６１〜７
２，７４……ＮＭＯＳ。
Claims (1)
- 【請求項１】データを記憶するメモリセルと、前記メモ
リセルに記憶されたデータの読出しを行う複数のデータ
読み出し信号線と、通常の動作時には、データの読み出
し前に前記データ読み出し信号線の電圧をハイレベルに
するためのプリチャージを行う、プリチャージ信号線に
ゲートが接続された複数個のＮチャネル形ＭＯＳトラン
ジスタと、スタンバイ時に前記データ読み出し信号線の
ハイレベルの電荷の保持を行なうスタンバイ信号線にゲ
ートが接続された複数個のＰチャネル形ＭＯＳトランジ
スタとで構成された相補形絶縁ゲート形電界効果トラン
ジスタと、複数の前記Ｎチャネル形ＭＯＳトランジスタ
と複数の前記Ｐチャネル形ＭＯＳトランジスタとを前記
複数のデータ読み出し信号線にそれぞれ接続して、通常
の動作時には前記Ｐチャネル形ＭＯＳトランジスタを動
作させず、前記Ｎチャネル形ＭＯＳトランジスタでプリ
チャージを行い、前記データ読み出し信号線に前記メモ
リセルからデータを読み出し、スタンバイ時には、前記
Ｎチャネル形ＭＯＳトランジスタを動作させず、前記Ｐ
チャネル形ＭＯＳトランジスタで前記データ読み出し信
号線のハイレベルの電荷を保持することを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899185A JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899185A JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208699A JPS61208699A (ja) | 1986-09-17 |
| JPH0658760B2 true JPH0658760B2 (ja) | 1994-08-03 |
Family
ID=12818688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4899185A Expired - Fee Related JPH0658760B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658760B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899308A (en) * | 1986-12-11 | 1990-02-06 | Fairchild Semiconductor Corporation | High density ROM in a CMOS gate array |
| JP3071434B2 (ja) * | 1988-02-02 | 2000-07-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| JPH0235694A (ja) * | 1988-07-26 | 1990-02-06 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-03-12 JP JP4899185A patent/JPH0658760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208699A (ja) | 1986-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |