JPH0212865A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0212865A JPH0212865A JP1089864A JP8986489A JPH0212865A JP H0212865 A JPH0212865 A JP H0212865A JP 1089864 A JP1089864 A JP 1089864A JP 8986489 A JP8986489 A JP 8986489A JP H0212865 A JPH0212865 A JP H0212865A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第１導電型の高ドープ基板と、該基板上に堆
積された表面に隣接する低ドープエピタキシャル層とを
有する半導体本体を具え、該半導体本体内に、前記エピ
タキシャル層で完全に取り囲まれた表面に隣接する第２
（反対）導電型の第１領域を設け、該第１領域内に第１
絶縁ゲート電界効果トランジスタの第１導電型のソース
及びドレイン領域を設けると共に前記第１領域の外に第
２絶縁ゲート電界効果トランジスタの第２導電型のソー
ス及びドレイン領域を設け、該第２電界効果トランジス
タのソース領域をそのドレイン領域と前記第１領域との
間に位置させると共に該ソース領域の下に第２導電型の
第２領域を設けて成る少くとも１対のコンプリメンタリ
絶縁ゲート電界効果トランジスタを具えた半導体装置に
関するものである。
積された表面に隣接する低ドープエピタキシャル層とを
有する半導体本体を具え、該半導体本体内に、前記エピ
タキシャル層で完全に取り囲まれた表面に隣接する第２
（反対）導電型の第１領域を設け、該第１領域内に第１
絶縁ゲート電界効果トランジスタの第１導電型のソース
及びドレイン領域を設けると共に前記第１領域の外に第
２絶縁ゲート電界効果トランジスタの第２導電型のソー
ス及びドレイン領域を設け、該第２電界効果トランジス
タのソース領域をそのドレイン領域と前記第１領域との
間に位置させると共に該ソース領域の下に第２導電型の
第２領域を設けて成る少くとも１対のコンプリメンタリ
絶縁ゲート電界効果トランジスタを具えた半導体装置に
関するものである。
上述した種類の半導体装置は欧州特許出願公開明細書第
１３８１６２号から既知である。
１３８１６２号から既知である。
コンブリンタリ絶縁ゲート電界効果トランジスタを具え
たモノシック集積回路（一般にＣＭＯＳ回路と称されて
いる）は多くの用途の頻繁に使用されている。
たモノシック集積回路（一般にＣＭＯＳ回路と称されて
いる）は多くの用途の頻繁に使用されている。
所定の環境、特に誘導性負荷の存在する環境においては
、通常の動作状態では逆方向に接続された半導体構造内
に固有の１つ以上のｐｎ接合が順方向に接続された状態
になって電流を流し得る。これは電力消費を生じ、場合
により、高い集積密度の回路においては“′ラッチアッ
プ°゛を生じ、即ち寄生のｐｎｐｎ （サイリスク）構
造が点弧したままスイッチオフできなくなり、装置の回
復不能な損傷を生じ得る。
、通常の動作状態では逆方向に接続された半導体構造内
に固有の１つ以上のｐｎ接合が順方向に接続された状態
になって電流を流し得る。これは電力消費を生じ、場合
により、高い集積密度の回路においては“′ラッチアッ
プ°゛を生じ、即ち寄生のｐｎｐｎ （サイリスク）構
造が点弧したままスイッチオフできなくなり、装置の回
復不能な損傷を生じ得る。
これらの問題を回避するために種々の半導体領域を互に
一層遠く離して配置し、種々の電流路の抵抗値を増大さ
せて寄生サイリスク効果の可能性を減少させることがで
きる。しかし、この場合には高集積密度の利点が失われ
てしまう。
一層遠く離して配置し、種々の電流路の抵抗値を増大さ
せて寄生サイリスク効果の可能性を減少させることがで
きる。しかし、この場合には高集積密度の利点が失われ
てしまう。
欧州特許出願公開明細書第１３８１６２号に開示されて
いるコンプリメンタリ電界効果トランジスタを具えた半
導体装置においては、上述の“ラッチアップ゛効果を阻
止するために前記第１頭域と接触すると共にこの領域と
同一導電型の高ドープの格子状埋込層を全ＣＭＯ３構造
の下に設けている。
いるコンプリメンタリ電界効果トランジスタを具えた半
導体装置においては、上述の“ラッチアップ゛効果を阻
止するために前記第１頭域と接触すると共にこの領域と
同一導電型の高ドープの格子状埋込層を全ＣＭＯ３構造
の下に設けている。
本発明の目的は、追加のアスク工程及びドーピング工程
を必要とすることなく、“ラッチアップ°゛効果を生ぜ
しめる電界キャリアを効率良く消散させて上述の問題を
解決する手段を提供することにある。
を必要とすることなく、“ラッチアップ°゛効果を生ぜ
しめる電界キャリアを効率良く消散させて上述の問題を
解決する手段を提供することにある。
本発明は、頭書に記載した種類の半導体装置において、
前記第２領域は前記第１領域と略々同一のドーピング濃
度及び略々同一の深さを有し、且つ前記第２電界効果ト
ランジスタのソース領域に電気的に接続してあることを
特徴とする。
前記第２領域は前記第１領域と略々同一のドーピング濃
度及び略々同一の深さを有し、且つ前記第２電界効果ト
ランジスタのソース領域に電気的に接続してあることを
特徴とする。
本発明によれば、第２トランジスタのドレイン領域が、
例えば誘導性負荷の影響の下で一時的に順方向接続にな
る場合にこのドレイン領域によりエピタキシャル層内へ
と第１領域の方向に注入された電荷キャリアが消散され
ることなく第２領域により殆んど捕集されると共に、第
２ ｗｉ域が回路内に存在する他の任意の゛第１”′領
域への注入を遮へいする。これがため、“ラッチアップ
”′の惧れも回避され、いずれにしてもこの惧れが強く
減少される。
例えば誘導性負荷の影響の下で一時的に順方向接続にな
る場合にこのドレイン領域によりエピタキシャル層内へ
と第１領域の方向に注入された電荷キャリアが消散され
ることなく第２領域により殆んど捕集されると共に、第
２ ｗｉ域が回路内に存在する他の任意の゛第１”′領
域への注入を遮へいする。これがため、“ラッチアップ
”′の惧れも回避され、いずれにしてもこの惧れが強く
減少される。
本発明の手段は一般に追加のマスク及び特ドーピング工
程を必要とすることなく第１領域と同時に実現すること
ができる。
程を必要とすることなく第１領域と同時に実現すること
ができる。
第２トランジスタの第２領域とソース領域との間の電気
接続は種々の方法で達成することができる。本発明の重
要な好適実施例においては、第２電界効果トランジスタ
のソース領域を第２領域に接触させると共にこのソース
領域に開口を設け、該開口内においてエピタキシャル層
を表面まで延在させ、表面のソース電極をソース領域（
第２領域に接触されている）とエピタキシャル層の双方
に接触させる。
接続は種々の方法で達成することができる。本発明の重
要な好適実施例においては、第２電界効果トランジスタ
のソース領域を第２領域に接触させると共にこのソース
領域に開口を設け、該開口内においてエピタキシャル層
を表面まで延在させ、表面のソース電極をソース領域（
第２領域に接触されている）とエピタキシャル層の双方
に接触させる。
場合によっては、第２導電型の高ドープ埋込層を第２領
域の下側のエピタキシャル層と基板との間に存在させ、
この埋込層を第２領域と接触させるのが有利である。こ
の結果として寄生電荷キャリアの一層有効な捕集が達成
されるが、追加のマスク及びドーピング工程を必要とす
る。
域の下側のエピタキシャル層と基板との間に存在させ、
この埋込層を第２領域と接触させるのが有利である。こ
の結果として寄生電荷キャリアの一層有効な捕集が達成
されるが、追加のマスク及びドーピング工程を必要とす
る。
本発明は、誘導性負荷を構成する例えば小型電気モータ
を駆動するブリッジ回路に特に重要であり、斯るブリッ
ジ回路においては電圧ピークを屡々生じ、上述の“ラッ
チアップ′”現象を生じ得る。
を駆動するブリッジ回路に特に重要であり、斯るブリッ
ジ回路においては電圧ピークを屡々生じ、上述の“ラッ
チアップ′”現象を生じ得る。
これがため、本発明半導体装置の重要な好適実施例にお
いては、前記第１及び第２電界効果トランジスタが２個
の電源ライン間に接続されたブリッジ回路の一部を構成
し、更に第１及び第２１ｉ界効果トランジスタと同一の
構造の第３及び第４電界効果トランジスタを具え、第４
トランジスタのソース領域の下側にもこのソース領域に
接続された第２領域を設け、第１及び第３トランジスタ
のソース領域を一方の電源ラインに、第２及び第４トラ
ンジスタのソース領域を他方の電源ラインにそれぞれ接
続し、第１及び第４トランジスタの相互接続したドレイ
ン領域をもってブリッジ回路の一方の出力端子を、第２
及び第３トランジスタの相互接続したドレイン領域をも
ってブリッジ回路の他方の出力端子をそれぞれ構成する
。
いては、前記第１及び第２電界効果トランジスタが２個
の電源ライン間に接続されたブリッジ回路の一部を構成
し、更に第１及び第２１ｉ界効果トランジスタと同一の
構造の第３及び第４電界効果トランジスタを具え、第４
トランジスタのソース領域の下側にもこのソース領域に
接続された第２領域を設け、第１及び第３トランジスタ
のソース領域を一方の電源ラインに、第２及び第４トラ
ンジスタのソース領域を他方の電源ラインにそれぞれ接
続し、第１及び第４トランジスタの相互接続したドレイ
ン領域をもってブリッジ回路の一方の出力端子を、第２
及び第３トランジスタの相互接続したドレイン領域をも
ってブリッジ回路の他方の出力端子をそれぞれ構成する
。
以下、本発明を図面を参照して実施例につき詳細に説明
する。
する。
尚、図面は略図であって、正しいスケールで示してなく
、特に厚さ方向の寸法は大きく拡大しである。また、対
応する部分は同一の符号で示してあり、同一導電型の半
導体領域には同一方向のハツチングを付しである。
、特に厚さ方向の寸法は大きく拡大しである。また、対
応する部分は同一の符号で示してあり、同一導電型の半
導体領域には同一方向のハツチングを付しである。
第１図は２個のｐチャネルＭＯＳトランジスタＴ。
及びＴ、と、２個のｎチャネルＭＯＳ ｌ−ランジスタ
Ｔ２及びＴ、を具えたＣＭＯＳブリッジ回路の回路図を
示す。
Ｔ２及びＴ、を具えたＣＭＯＳブリッジ回路の回路図を
示す。
斯るブリッジ回路は例えば°”誘導性゛負荷Ｈとして線
図的に示す小型電気モータを駆動するのに使用される。
図的に示す小型電気モータを駆動するのに使用される。
ｐチャネルトランジスタＴＩ及びＴ、のソース領域は正
電源ラインＶ＋に接続され、ｎチャネルトランジスタＴ
２及びＴ４のソース領域は負電源ラインＶ−に接続され
る。ゲート電極Ｇ、〜Ｇ４の制御電圧によって各時間に
これらトランジスタの２個が導通される。例えば、最初
にトランジスタＴＩ及びＴ４を、次いでトランジスタＴ
２及びＴ、を導通させることができる。
電源ラインＶ＋に接続され、ｎチャネルトランジスタＴ
２及びＴ４のソース領域は負電源ラインＶ−に接続され
る。ゲート電極Ｇ、〜Ｇ４の制御電圧によって各時間に
これらトランジスタの２個が導通される。例えば、最初
にトランジスタＴＩ及びＴ４を、次いでトランジスタＴ
２及びＴ、を導通させることができる。
トランジスタＴ２及びＴ３が導通状態から非導通状態に
なり、トランジスタＴ、及びＴ４が非導通状態から導通
状態になる切換え中に、誘導性負荷Ｈにより生じた電圧
ピークのために、出力容量に応じて、−時的に電源ライ
ンＶ÷より高い電位が出力端子Ｕ。
なり、トランジスタＴ、及びＴ４が非導通状態から導通
状態になる切換え中に、誘導性負荷Ｈにより生じた電圧
ピークのために、出力容量に応じて、−時的に電源ライ
ンＶ÷より高い電位が出力端子Ｕ。
に供給されると共に電源ラインＶ−より低い電位が出力
端子Ｕ２に供給さ、れる。
端子Ｕ２に供給さ、れる。
この場合、第２図に断面図で線図的に示す慣例の集積回
路では、ダイオードＤ、及びＤ４が導通することにより
電力消費及び“ラッチアップ゛が起り得る。この点につ
いては後にもっと詳しく説明する。
路では、ダイオードＤ、及びＤ４が導通することにより
電力消費及び“ラッチアップ゛が起り得る。この点につ
いては後にもっと詳しく説明する。
第２図の断面図は慣例のブリッジ回路の２個のコンプリ
メンタリ絶縁ゲート電界効果トランジスタＴ、及びＴ４
を示している。これらのトランジスタは第１導電型の高
ドープ基板２（本例では例えばｎ型シリコン基板）を有
する半導体本体１内に設けら、れる。基板２上には本体
表面３に隣接する同一導電型（ｎ型）の低ドープエピタ
キシャル層４が堆積される。更に、半導体本体２内でエ
ビタキシャル層４により完全に取囲まれた本体表面３に
隣接する第２導電型（本例ではｐ型）の第１領域５が存
在する。
メンタリ絶縁ゲート電界効果トランジスタＴ、及びＴ４
を示している。これらのトランジスタは第１導電型の高
ドープ基板２（本例では例えばｎ型シリコン基板）を有
する半導体本体１内に設けら、れる。基板２上には本体
表面３に隣接する同一導電型（ｎ型）の低ドープエピタ
キシャル層４が堆積される。更に、半導体本体２内でエ
ビタキシャル層４により完全に取囲まれた本体表面３に
隣接する第２導電型（本例ではｐ型）の第１領域５が存
在する。
この第１ 領域５内に、絶縁ゲート８を有する第１電界
効果トランジスタ（即ちトランジスタＴ４）の第１導電
型（ｐ型）のソース及びドレイン領域（６，７）が設け
られる。第１領域５の外に、絶縁ゲート１１を有する第
２Ｍ０Ｓ）ランリスクＴ、の第２導電型（ｐ型）のソー
ス及びドレイン領域（９゜１０）が設けられ、そのソー
ス領域９はそのドレイン領域１０と第１領域５との間に
位置する。トランジスタＴ１及びＴ４は埋設酸化物パタ
ーン１２により限界される。領域５は高ドープのｐ型接
点領域１３を経てトランジスタＴ４のソース電極に接続
され、層４は高ドープのｎ型接点領域１４を経てトラン
ジスタＴ、のソース電極に接続される。
効果トランジスタ（即ちトランジスタＴ４）の第１導電
型（ｐ型）のソース及びドレイン領域（６，７）が設け
られる。第１領域５の外に、絶縁ゲート１１を有する第
２Ｍ０Ｓ）ランリスクＴ、の第２導電型（ｐ型）のソー
ス及びドレイン領域（９゜１０）が設けられ、そのソー
ス領域９はそのドレイン領域１０と第１領域５との間に
位置する。トランジスタＴ１及びＴ４は埋設酸化物パタ
ーン１２により限界される。領域５は高ドープのｐ型接
点領域１３を経てトランジスタＴ４のソース電極に接続
され、層４は高ドープのｎ型接点領域１４を経てトラン
ジスタＴ、のソース電極に接続される。
今、最初にトランジスタＴ、及びＴ３力乏導通状態にあ
り、次いで切換えが起り、トランジスタＴ２及びＴ、が
非導通状態になり、トランジスタＴＩ及びＴ４が導通状
態になる場合、誘導性負荷Ｈのために、出力容量に依存
して正電源Ｖ＋より高い電圧が出力端子Ｕ、に短時間印
加されると共に負電源電圧Ｖ−より低い電圧が出力端子
Ｕ２に短時間印加されることが起り得る。この場合、ド
レイン領域１０と層４とで構成されるダイオードＤ、及
び領域５とドレイン領域７とで構成されるダイオードＤ
４が導通し、注入電流が発生し、特に領域１０から負電
源ラインＶ−に接続された領域５へと流れる正孔電流と
、領域７から領域５を経て層４上のソース領域９に接続
された正電源ラインＶ＋へと流れる電子電流とが発生す
る（第２図参照）。これらの寄生電流により電流消費が
生じると共に、これら電流によりドレイン領域１０と、
層４と、領域５と、ドレイン領域７とで構成されるｐｎ
ｐｎ構造が点弧され得る。断る後にこの゛ラッチアップ
パ状態を除去することは不可能でなくても極めて困難で
ある。
り、次いで切換えが起り、トランジスタＴ２及びＴ、が
非導通状態になり、トランジスタＴＩ及びＴ４が導通状
態になる場合、誘導性負荷Ｈのために、出力容量に依存
して正電源Ｖ＋より高い電圧が出力端子Ｕ、に短時間印
加されると共に負電源電圧Ｖ−より低い電圧が出力端子
Ｕ２に短時間印加されることが起り得る。この場合、ド
レイン領域１０と層４とで構成されるダイオードＤ、及
び領域５とドレイン領域７とで構成されるダイオードＤ
４が導通し、注入電流が発生し、特に領域１０から負電
源ラインＶ−に接続された領域５へと流れる正孔電流と
、領域７から領域５を経て層４上のソース領域９に接続
された正電源ラインＶ＋へと流れる電子電流とが発生す
る（第２図参照）。これらの寄生電流により電流消費が
生じると共に、これら電流によりドレイン領域１０と、
層４と、領域５と、ドレイン領域７とで構成されるｐｎ
ｐｎ構造が点弧され得る。断る後にこの゛ラッチアップ
パ状態を除去することは不可能でなくても極めて困難で
ある。
前述の欧州特許出願公開明細書第１３８１６２号におい
ては、“ラッチアップ゛を回避する手段としてＮ４内に
領域５に隣接して領域５と同一の導電型の高ドープ埋込
格子領域を設けることを示唆さている。
ては、“ラッチアップ゛を回避する手段としてＮ４内に
領域５に隣接して領域５と同一の導電型の高ドープ埋込
格子領域を設けることを示唆さている。
本発明の手段によれば、追加のマスク工程及びドーピン
グ工程を必要とするとなく一層満足な寄生電荷キャリア
の捕集を達成することができる。
グ工程を必要とするとなく一層満足な寄生電荷キャリア
の捕集を達成することができる。
本発明の手段は、第１領域５と略々同一のドーピング濃
度及び略々同一の深さを有すると共に第２電界効果トラ
ンジスタＴ、のソース領域９に電気的に接続されたｐ型
の第２領域２０をソース領域９の下に設けることにある
（第３図）。
度及び略々同一の深さを有すると共に第２電界効果トラ
ンジスタＴ、のソース領域９に電気的に接続されたｐ型
の第２領域２０をソース領域９の下に設けることにある
（第３図）。
この第２領域２０のソース領域９との電気的接続は、本
例では第２トランジスタＴ１のソース領域９を第２ｗ４
域２０に接触させると共にソース領域９に開口１５を設
け、この開口内においてソース領域９と接触するソース
電極１６をエピタキシャル層４に電気的に接続すること
によって達成する。これを、第３図の断面図に加えて、
第４図（平面図）、第５図（第４図のｖ−■線上の断面
図）及び第６図（第４図のＶＩ−ＶＩ綿線上断面図）に
詳細に示しである。Ｔ１の基板接点を高ドープ基板２を
経て背面側に実現することもでき、この場合には開口１
５及び領域１４を省略することができる。
例では第２トランジスタＴ１のソース領域９を第２ｗ４
域２０に接触させると共にソース領域９に開口１５を設
け、この開口内においてソース領域９と接触するソース
電極１６をエピタキシャル層４に電気的に接続すること
によって達成する。これを、第３図の断面図に加えて、
第４図（平面図）、第５図（第４図のｖ−■線上の断面
図）及び第６図（第４図のＶＩ−ＶＩ綿線上断面図）に
詳細に示しである。Ｔ１の基板接点を高ドープ基板２を
経て背面側に実現することもでき、この場合には開口１
５及び領域１４を省略することができる。
領域２０によって、−時的な電圧ピーク（端子υ１が正
電圧Ｖ＋十及び端子Ｕ２が負電圧Ｖ−）の時にドレイン
領域１０により領域５へと注入される上述の正孔が消散
されることなく横方向ｎｐｎ トランジスタ（１０，４
，９／２０）内に殆んど捕集される。更に、領域２０が
他の隣接す、るｐ壁領域５への正孔の注入を遮へいする
。
電圧Ｖ＋十及び端子Ｕ２が負電圧Ｖ−）の時にドレイン
領域１０により領域５へと注入される上述の正孔が消散
されることなく横方向ｎｐｎ トランジスタ（１０，４
，９／２０）内に殆んど捕集される。更に、領域２０が
他の隣接す、るｐ壁領域５への正孔の注入を遮へいする
。
この結果、電力消費が著しく減少すると共に、特にサイ
リスク効果又は“ラッチアップ′°の惧れが強く減少す
る。
リスク効果又は“ラッチアップ′°の惧れが強く減少す
る。
本発明はＣＭＯＳブリッジ回路に使用するのに特に重要
であるが、これに限定されるものでないこと勿論である
。本発明はコンプリメンタリ電界効果トランジスタを用
いる全てのモノリシック集積回路に有利に用いることが
できるものである。
であるが、これに限定されるものでないこと勿論である
。本発明はコンプリメンタリ電界効果トランジスタを用
いる全てのモノリシック集積回路に有利に用いることが
できるものである。
本発明は、上述の実施例において全ての導電型を反対に
した構造にも使用し得るものである。この場合には上述
の説明において全ての電圧の符号を反対に読み代える必
要があると共に、正孔と電子を入れ代えて読む必要があ
る。原理的には、シリコン以外の半導体材料も用いるこ
とができる。
した構造にも使用し得るものである。この場合には上述
の説明において全ての電圧の符号を反対に読み代える必
要があると共に、正孔と電子を入れ代えて読む必要があ
る。原理的には、シリコン以外の半導体材料も用いるこ
とができる。
必要に応じ、第２導電型（本例ではｐ型）の他の高ドー
プ埋込層３０を第２領域２０の下側のエピタキシャル層
４と基板２との間に設け、この埋込層を第２領域２０と
接触させることもできる（第７図）。
プ埋込層３０を第２領域２０の下側のエピタキシャル層
４と基板２との間に設け、この埋込層を第２領域２０と
接触させることもできる（第７図）。
しかし、これには追加のマスクとドーピング工程を必要
とする。この場合にはＮ４を基板２を経て接点接続する
ことができる。埋込層３０をシリコンウェファの縁まで
トランジスタＴ、の下方を延在させることもできる（第
７図に破線で示しである）。
とする。この場合にはＮ４を基板２を経て接点接続する
ことができる。埋込層３０をシリコンウェファの縁まで
トランジスタＴ、の下方を延在させることもできる（第
７図に破線で示しである）。
この場合には、層４を第５図に示すように上面側で接点
接続する必要がある。この場合にには酸化物１２の下側
に高ドープｎ型チャネルストッパ３１が一般に必要とさ
れる。
接続する必要がある。この場合にには酸化物１２の下側
に高ドープｎ型チャネルストッパ３１が一般に必要とさ
れる。
第１図は誘導性負荷を駆動する集積ＣＭＯＳブリッジ回
路の回路図、 第２図は既知の集積ＣＭＯＳブリッジ回路における第１
図に示す回路の２個のコンプリメンタリ電界効果トラン
ジスタＴ、及びＴ４の構造を示す断面図、第３図は本発
明半導体装置におけるコンプリメンタリ電界効果トラン
ジスタＴ１及びＴ４の構造を示す断面図、 第４図は第３図に示すコンプリメンタリ電界効果トラン
ジスタの詳細を示す平面図、 第５図は第４図のＶ−Ｖ線上の断面図、第６図は第４図
のＶｌ−Ｖｌ線上の断面図、第７図は本発明半導体装置
の変形例の構造を示す断面図である。 ＴＩ、 Ｔ３・・・ｐチャネルＭＯ３）ランリスタＴ、
、 Ｔ４・・・ｎチャネルＭＯｓトランリスタ門・・・
誘導性負荷（小型電気モータ）Ｖ＋、Ｖ−・・・電源ラ
イン Ｕ、、 Ｕ、・・・出力端子 Ｄ１〜Ｄ４・・・寄生ダイオ−ト ド・・半導体本体 ２・・・基板 ３・・・表面 ４・・・エピタキシャル層 ５・・・第１領域 ６．７・・・ソース、 ８・・・ゲート電極 ９．１０・・・ソース、 １１・・・ゲート電極 １２・・・埋設酸化物パターン １３、１４・・・高濃度接点領域 １５・・・開口 １６・・・ソース電極 ２０・・・第２領域 ３０・・・高ドープ埋込層 ドレイン領域 ドレイン領域 ）−１＞ 一、１ ばつ 口− 一
路の回路図、 第２図は既知の集積ＣＭＯＳブリッジ回路における第１
図に示す回路の２個のコンプリメンタリ電界効果トラン
ジスタＴ、及びＴ４の構造を示す断面図、第３図は本発
明半導体装置におけるコンプリメンタリ電界効果トラン
ジスタＴ１及びＴ４の構造を示す断面図、 第４図は第３図に示すコンプリメンタリ電界効果トラン
ジスタの詳細を示す平面図、 第５図は第４図のＶ−Ｖ線上の断面図、第６図は第４図
のＶｌ−Ｖｌ線上の断面図、第７図は本発明半導体装置
の変形例の構造を示す断面図である。 ＴＩ、 Ｔ３・・・ｐチャネルＭＯ３）ランリスタＴ、
、 Ｔ４・・・ｎチャネルＭＯｓトランリスタ門・・・
誘導性負荷（小型電気モータ）Ｖ＋、Ｖ−・・・電源ラ
イン Ｕ、、 Ｕ、・・・出力端子 Ｄ１〜Ｄ４・・・寄生ダイオ−ト ド・・半導体本体 ２・・・基板 ３・・・表面 ４・・・エピタキシャル層 ５・・・第１領域 ６．７・・・ソース、 ８・・・ゲート電極 ９．１０・・・ソース、 １１・・・ゲート電極 １２・・・埋設酸化物パターン １３、１４・・・高濃度接点領域 １５・・・開口 １６・・・ソース電極 ２０・・・第２領域 ３０・・・高ドープ埋込層 ドレイン領域 ドレイン領域 ）−１＞ 一、１ ばつ 口− 一
Claims (1)
- 【特許請求の範囲】 １、第１導電型の高ドープ基板と、該基板上に堆積され
た表面に隣接する低ドープエピタキシャル層とを有する
半導体本体を具え、該半導体本体内に、前記エピタキシ
ャル層で完全に取り囲まれた表面に隣接する第２（反対
）導電型の第１領域を設け、該第１領域内に第１絶縁ゲ
ート電界効果トランジスタの第１導電型のソース及びド
レイン領域を設けると共に前記第１領域の外に第２絶縁
ゲート電界効果トランジスタの第２導電型のソース及び
ドレイン領域を設け、該第２電界効果トランジスタのソ
ース領域をそのドレイン領域と前記第１領域との間に位
置させると共に該ソース領域の下に第２導電型の第２領
域を設けて成る少くとも１対のコンプリメンタリ絶縁ゲ
ート電界効果トランジスタを具えた半導体装置において
、前記第２領域は前記第１領域と略々同一のドーピング
濃度及び略々同一の深さを有し、且つ前記第２電界効果
トランジスタのソース領域に電気的に接続してあること
を特徴とする半導体装置。 ２、前記第２電界効果トランジスタのソース領域を前記
第２領域に接触させると共にこのソース領域に開口を設
け、該開口内においてこのソース領域に接触するソース
電極を前記エピタキシャル層に電気的に接続してあるこ
とを特徴とする請求項１記載の半導体装置。 ３、第２導電型の高ドープ埋込層を前記第２領域の下側
のエピタキシャル層と基板との間に存在させ、この埋込
層を前記第２領域に接触させてあることを特徴とする請
求項１又は２記載の半導体装置。 ４、前記第１及び第２電界効果トランジスタが２個の電
源ライン間に接続されたブリッジ回路の一部を構成し、
更に第１及び第２電界効果トランジスタと同一の構造の
第３及び第４電界効果トランジスタを具え、第４トラン
ジスタのソース領域の下側にもこのソース領域に接続さ
れた第２領域を設け、第１及び第３トランジスタのソー
ス領域を一方の電源ラインに、第２及び第４トランジス
タのソース領域を他方の電源ラインにそれぞれ接続し、
第１及び第４トランジスタの相互接続したドレイン領域
をもってブリッジ回路の一方の出力端子を、第２及び第
３トランジスタの相互接続したドレイン領域をもってブ
リッジ回路の他方の出力端子をそれぞれ構成してあるこ
とを特徴とする請求項１〜３の何れかに記載の半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800922A NL8800922A (nl) | 1988-04-11 | 1988-04-11 | Geintegreerde schakeling met complementaire mos-transistor. |
| NL8800922 | 1988-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212865A true JPH0212865A (ja) | 1990-01-17 |
| JPH0748552B2 JPH0748552B2 (ja) | 1995-05-24 |
Family
ID=19852102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089864A Expired - Lifetime JPH0748552B2 (ja) | 1988-04-11 | 1989-04-11 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4952998A (ja) |
| EP (1) | EP0337550B1 (ja) |
| JP (1) | JPH0748552B2 (ja) |
| KR (1) | KR0136384B1 (ja) |
| DE (1) | DE68907368T2 (ja) |
| NL (1) | NL8800922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0820473A (ja) * | 1994-07-06 | 1996-01-23 | Kansai Shinku Kk | 釣り糸巻替え機における張力調節装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
| DE19540169C1 (de) * | 1995-10-27 | 1996-11-28 | Texas Instruments Deutschland | Integrierte CMOS-Schaltung mit Schaltung zur Latch-up-Verhinderung sowie Status-Speicher |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574467A (en) * | 1983-08-31 | 1986-03-11 | Solid State Scientific, Inc. | N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel |
| JPS6088457A (ja) * | 1983-10-14 | 1985-05-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路 |
| JPH099654A (ja) * | 1995-06-23 | 1997-01-10 | Fukoku Co Ltd | 超音波モータ |
-
1988
- 1988-04-11 NL NL8800922A patent/NL8800922A/nl not_active Application Discontinuation
-
1989
- 1989-04-06 EP EP89200866A patent/EP0337550B1/en not_active Expired - Lifetime
- 1989-04-06 DE DE89200866T patent/DE68907368T2/de not_active Expired - Fee Related
- 1989-04-07 US US07/334,963 patent/US4952998A/en not_active Expired - Fee Related
- 1989-04-11 KR KR1019890004736A patent/KR0136384B1/ko not_active Expired - Fee Related
- 1989-04-11 JP JP1089864A patent/JPH0748552B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0820473A (ja) * | 1994-07-06 | 1996-01-23 | Kansai Shinku Kk | 釣り糸巻替え機における張力調節装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68907368D1 (de) | 1993-08-05 |
| KR0136384B1 (ko) | 1998-04-24 |
| KR890016628A (ko) | 1989-11-29 |
| EP0337550A1 (en) | 1989-10-18 |
| DE68907368T2 (de) | 1994-01-20 |
| US4952998A (en) | 1990-08-28 |
| NL8800922A (nl) | 1989-11-01 |
| JPH0748552B2 (ja) | 1995-05-24 |
| EP0337550B1 (en) | 1993-06-30 |
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