JPH05503400A - Ｐｉｓｏ静電的放電保護デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＰＩＳＯ静電的放電保護デバイス 発明の分野 本発明は、電気保護デバイスに関し、特に、比較的大きな電圧遷移に対してモノ リシック集積回路の保護を提供するデバイスに関する。

発明の背景 集積回路（ＩＣ）は、多くの型の電気設備に組み込まれている。その種のＩＣは 一般的に高電圧遷移からの損傷を受け易い。

高電圧静電的放電（ＥＳＤ）遷移の源は、例えば、摩擦あるいは誘導によって、 かつ、設備の制御に触れることによって使用者が静電的に充電させられることか ら生じる。

その結果、高電圧遷移は電気設備で使用されるＩＣの端子に結合する。従って、 ＩＣは端子によって導かられる高電圧遷移によって損傷を受ける。

高電圧遷移から生じる損傷からＩＣを保護するために適用できる保護デバイスと 回路はこの技術分野で知られている。その種のデバイスは、言及によってその説 明が本発明の説明に組み入れられる、例えば、１９７８年１月３田こ特許された 米国特許第４．０６６．９１８号（ホイナー他）、１９８８年４月５出こ特許さ れた同第４，７３６，２７１号（マック他）、１９８８年７月１２日に特許され た同第４，８９６，２４３号（チャタ−ジー他）、１９９０年２月２０８１こ特 許された同第４．９０３，０９５号（チャブロン）、および１９９０年５月１日 に特許された同第４，９２２，３７１号（グレイ他）に説明されている。保護デ バイスおよび回路は、また、例えば、「１．２μｍ　ＣＭＯ３技術における高密 度入力回路設計」、イーン・シャン、ツー他、１９８７年ＥＯ３／ＥＳＤシンポ ジウム　プロシーディング、１７９−１８５ページおよび［プロセス変動下の厚 膜酸化物デバイスＥＳＤ性能」、アール・ニー・マクヒー他、１９８６年ＥＯＳ ／ＭＳＤシンポジウム　プロシーディング、１７３−１８１ページに説明されて いる。

その保護機能を提供するときに、保護されるデバイスの有意義な保護を提供する ために、保護デバイスが高いレベルの導電性を示す電圧は十分低く、例えば、１ ５ボルトが望ましいことがここで確認されている。他方、保護デバイスは通常の 動作電圧で保護されるデバイスの通常の機能を可能にするために、十分に高い電 圧、例えば、８ボルトの電圧以下で有意義なレベルの導電性を示すべきでない。

また、保護デバイスは保護能力が有意義に抹殺されるか、損なわれることなく比 較的大きなエネルギーに関連する遷移を取り扱うことができることが望ましい。

更に、保護デバイスは高速なオン特性を示すべきであり、その構造は組み込まれ るＩＣの製造プロセスと両立すべきであり、その形成のために追加のプロセス段 階を必要としないことが望ましい。

発明の概要 本発明の特徴によると、半導体保護回路は、第１導電梨の半導体基板二基板の表 面に形成され、基板と相対的に異なった導電率を有する第１導電型の第１領域： 第１導電型のその領域に形成された第２導電型の領域：その間の接合をブリッジ するように半導体基板と第４導電型の第１領域のそれぞれに部分的に形成された 第１導電型の第２領域；を含む。

本発明の他の特徴によると、第１導電盟の第１領域はある濃度にドープされ、第 ２導電型の領域と第１導電型の第１領域間の接合が、第２導電型の領域と半導体 基板間の接合に表れるよりも低い逆（リバース）破壊電圧を示す。

本発明の更に他の特徴によれば、第２導電型の領域と第１導電型の第１領域間の 接合が１４ボルトの値（オーダ）の逆破壊電圧を示し、第２導電型の領域と半導 体基板間の接合が２２ボルトの値の逆破壊電圧を示す。

本発明の更に他の特徴によれば、半導体保護回路は、第１導電型の半導体基板； 半導体基板の表面に形成さ札その基板と相対的に異なった導電率を有する第１導 電型の第１領域：第１１ｊ電型の第４領域に少なくとも部分的に形成された第１ 導電型の第２領域、を含む。

本発明の更に他の特徴によれば、半導体保護回路は、第１導電型の半導体基板： 基板表面に形成され、基板と相対的に異なった導電率を有する第１導電壓の第１ 領域；第１導電塁の第」領域に少なくとも部分的に形成された第１導電型の第２ 領域：を含む。

本発明の更に他の特徴によれば、半導体保護回路は、第１導電型の半導体基板基 板表面１；形成された第２導電型の第１領域；第２導電型の第１領域に形成され 、２領域；第２導電型の第１領域に形成され、第２導電壓の第１領域よりも高い 導電率を有し、第１導電梨の第２領域に接続される第２導電型の第２領域：を含 む。

本発明の更に他の特徴によると、第４導電型の第１領域はある濃度にドープされ 、第２導電型の領域と第１導電型の第１領域間の接合が、第２導電型の領域と半 導体基板間の接合によって示されるよりも低い逆破壊電圧を示す。

本発明の更に他の特徴によると、半導体保護回路は、Ｐ導電型の半導体基板：半 導体基板表面に形成されたＮ導電型の領域；ＣＭＯＳ３およびＣＭＯＳ３．５プ ロセスで利用されるごとく、Ｎ導電型の領域に形成されるＰ型絶縁領域（ＩＪＳ Ｏ領域）の第１領域；ＰＩＳＯ領域に形成されるＰ′″導電導電環１領域：Ｎ導 電型の領域に形成されるＮ０導電壓の第１領域；半導体基板に形成されたＰ０導 電型の第２領域；ＣＭＯＳ３および０ＭＯ３３，５プロセスで利用されるごとく 、基板表面に形成されたＰＴＳＯ領域に形成されるＮ“導電型の第２領域；半導 体基板とＰＩＳＯｉ域のそれぞれに両者間の接合をブリッジするように形成され たＰ“導電型の第３領域：Ｐ＋導電型の第３領域とＮ３導電型の第２ｇＩ域の中 間の位置においてＰ■ＳＯ領域に形成されたＮ゛導電型の第３領域；を含む。

本発明の更に他の特徴によると、Ｐゝ導１Ｌ塁の第１領域；Ｎ９導電型の第１領 域、およびＮ′導電型の第２領域は端子（ターミナル）に接続され、Ｐ９導電型 の第２領域、Ｐ０導電型の第３領域およびＮ９導電型の第３領域は基準電位点に 接続される。

図面の簡単な説明 本発明の種々の実施例が類似の部分が一般的に異った図で同じ引用数字で示され る図面を参照して以下にもっと詳細に説明される。その図面において、図１およ び図２は本発明による保護デバイスの寸法的でない断面を示す。

図３は、本発明による保護デバイスの回路図を示す。

図４は本発明による保護デバイスの寸法的でない断面を示す。

１、　図５は本発明による保護デバイスの回路図を示す。

図６および図７は本発明による保護デバイスの寸法的でない断面を示す。

図８は本発明によるデバイスの電気特性のグラフを示す。

図９は本発明による保護デバイスの回路図を示す。

発明の詳細な説明 図１は本発明の実施例による半導体構造の断面図を示し、典型的に集積回路の１ 部を形成する。以下の説明において、Ｐ型およびＮ型の導電材料は、それぞれ、 ＰおよびＮ材料として言及されることを理解されたい。典型的に、０．００５− ０．０２オーム・ｃｍの抵抗率を有するＰ基板２はＰウェル６をそこに形成され た表面４を有する。Ｐウェル６はＣＭＯＳ３およびＣＭＯＳ３．５プロセスで利 用されるＰ型絶縁領域あるいはＰＩＳＯ領域として言及されるＰ領域注入によっ て形成されル。典型的１：ＰＩｓｏ領域６は、例えば、６０ＫｅＶ、２．０Ｅ１ ３／ａｍ”、１．　０−１．　１μｍの深さで行われるボロンのイオン注入によ って形成される。Ｐ　ＩＳＯウェル領域６はそこに形成され、ＰＩＳＯウェル領 域６とＰ基板領域２間の接合をブリッジするＰ＋領域ｌＯを有する。Ｎ＋領域８ とＰＩＳＯ領域６の接合によって形成されたダイオードは約１４．０ボルトの典 型的な逆破壊電圧を表わし、Ｎ０領域８と基板２によって形成されたダイオード の逆破壊電圧は典型的に約２２．０ボルトである。領域８と１０に対する接続は 導体１２と１４によって、それぞれ、提供される。図１に示された構造は説明を 明確にするために若干簡易化されている。

図２は、図１に示された構造に本質的に等しいが、実際に使用される現実の型の 構造により近く対応する断面図を示す。同じ引用数字は同一あるいは類似の部分 を示すために図１および図２で使用される。図２で、１６は二酸化シリコンの誘 電体層であり１８はフィールド拡散として知られた浅いＰ層であり、０ＭＯ３構 造で典型的に利用される。典型的にはアルミニウムである金属化成部Ｉ５は、ま た、それぞれ導体１２．１４に対する電気接続領域８．ｌＯとして示されている 。そのような構造の詳細は一般的にここで説明される他の構造にも適用できる。

図３は本発明による保護装置を示し、集積回路に形成される保護デバイス３０は 接続パッドあるいはポンディングパッド３０と、集積回路の内部の保護される回 路３４に接続される。損傷を与える力を育した電流は回路３４を保護するように 保護デバイス３０によって分路される。

図４は保護デバイス３０の詳細を断面図で示す。Ｐ基板２は表面４にＮウェル領 域４０とＰ″″ウェル領域４２を形成した。Ｎウェル領域４０はＰＩＳＯウェル 頌域６上域６偏域４４を形成した。ｐｒｓｏウェル領域６はＰ０ウェル領域４６ を形成した。ボルトパッド４８はＰ“領域４６とＮ′領域４４に接続されている 。

Ｐゝ領域４２は、ここで、例えば、大地４３として示されている基準電位源に接 続されている。

Ｎウェル領域４０は基板２より浅く、ＰＩＳＯウェル領域６はＮウェル領域４０ より浅い。領域４２，４４．および４６は比較可能な深さであり、ｐｒｓｏウェ ル領域６より浅い。典型的に、Ｐ″″領域４６の底とＰＩＳＯウェル領域６の底 の間隔は０．　８μｍの値であり、ＰＩＳＯウェル領域６の底とＮウェル４０の 底は２．５μｍの値である。

動作において、図４に示された構造はパンチ・スルーデバイスを形成する。パン チ・スルーは、コレクタとエミッタ接合のそれぞれの空間電荷領域が接触すると きバイポーラトランジスタで生じる知られた現象である。それは、コレクタと板 ２はコレクタを形成する。デバイスは２端子デバイスとして動作するので、実際 にはダイオード接続トランジスタであるけれども、「垂直ＰＩＳＯバンチ・ス約 １１．０ボルトで生じることが判る。

アバランシェ破壊による破壊よりも低い電圧でパンチ・スルーが生じることは意 味がある。典型的に、Ｎウェル４０とｐｒｓｏウェル領域６間の接合にとってア バランシェ破壊は約４０．０ボルトで生じ、Ｎウェル４０と基板２間の接合にと って約４５．０ボルトで生じる。通常、トランジスタのベース幅が広くなれば、 パンチ・スルーが生じる電圧は高くなる。図２で示した構造で述べられた通り、 ンチ・スルーは約１１．０ボルトで生じる。２．５μｍのベース幅はパンチ・ス ルー電圧を上げる傾向があるけれども、Ｎウェル４０の底の近くのドーピングレ １１ポルトでパンチ・スルーモードで導通ずる。パッド４８に負電位が加えられ ると、基板２とＮウェル４０間の順方向バイアス接合により導通が生じる。

知られているように、パンチ・スルーデバイスは比較的高い電流搬送能力、ある いは「電流耐久性」のために知られている。従って、良好な静電的放電（ＥＳす るこによって、および／あるいは基板に対する接続路の抵抗を減することによさ れるように、ボンドバット下に形成され得る。そのような構成を実現するための 構造の断面図が図６に示されている。Ｐ基板２は表面４にＮウェル領域４０とＰ ゝウェル領域４２′　と４２”を形成した。Ｎウェル領域４０はｐｒｓｏウェル 領域６とＮ４領域４４′　と４４′を形成した。アルミニウムのような導体、あ るいは他の金属導体６０は領域４４’　、４４”、４６’　、４６’を接続し、 ボンドと６４’上に位置する。

動作において、図６に示された構造はパンチ・スルーデバイスを形成し、ＰＩＳ Ｏウェル領域６はＰＮＰ　トランジスタのエミッタを形成し、Ｎウェル領域４０ はそのベースを形成し、Ｐ基板２はコレクタを形成する。上述した図４の実施例 におけるように、デバイスは、実際にはダイオード接続トランジスタであるけれ ども、２ターミナルデバイスあるいは垂直ＰＩＳＯパンチ・スルーダイオードと して動作する。ＰＮＰトランジスタのベースとエミッタは一緒に接続されてダイ オードの１つの電極はコレクタによって形成される。図６による構造のパンチ・ スルーは、図４のデバイスのものと同じであり、典型的には、約１１ボルトであ る。ＰＴＳＯ横形ＮＰＮ　（ＬＮＰＮ）デバイスとしてここで言及される図７に 示された他の実施例では、Ｐ基板２は、前述の実施例のように、ＰＩＳＯウェル 領域６を含む。ＰＩＳＯ領域６はその表面にＮ＋領域７０と７２を形成し、Ｐ′ ″領域７４はｐｒｓｏウェル領域６とＰ基板２間の境界をブリッジする。Ｎ３領 域７０はパッド４８に接続され、Ｎ＋領域７２とＰ“領域７４は、例えば、大地 ４３としてここで示される基準電位点に接続される。Ｎ“領域７０は横形ＮＰＮ トランジスタのコレクタを形成し、そのベースはｐｒｓｏウェル領域６によって 形成され、そのエミッタはＮ９領域７２によって形成される。

動作において、十分に高い正電圧がパッド４８に、それによってコレクタに加え られると、約１４．０ボルトでアバランシェ破壊が生じる。ホールがエミッタヘ トリフトし、それによってベースエミッタ接合、即ち、ＰＩＳＯウェル領域６と Ｎ＋領域７２間の接合を順方向にバイアスする。

電子がそれによって基板２に注入させられる。これらの電子はコレクタにドリフ トし、それによって再生効果を生成する。その結果、　「スナップ・バック」効 果が生じ、即ち、デバイスにかかる電圧降下が高電流レベルにおいてより小にな る。図８はその特性を示す。

横形ＮＰＮデバイスのベース領域としてＰＩＳＯウェル領域６がない場合、即ち 、Ｐ基板２がベース領域を形成すると、約２２，０ボルトのレベルに達するまで スナックバックが生せず、そのレベルにおいてＮ１層と基板２間にアバランシェ 破壊が生じる。２２．０ボルトのレベルに達するまで実質的に導通しない保護デ バイスは、例えば、今日の技術における出力バッファにとって十分な保護を与え ない。有効な保護が無いと、静電的放電に打ち勝つように自己保護するように設 計された出力バッファは過大なチップ面積を使用する。出力バッファは、保護ク ランプが印加電圧を１５．０ボルト以下にクランプするために設けられないと、 典型的に自己保護するように考えられる。出力バッファは一般に約１５，０ボル トの電界降下により導通を開始させられ、約１０．０ボルトにスナップバックさ せられるそのようなバッファに一般採用されるＮ”′出力領域にとって固有な横 形ＮＰＮ　トランジスタを構成する。ＰＩＳＯウェル領域６のドーピング濃度を 増加し、それによってアバランジャ破壊点を１４ボルト以下に下げることによっ て小積の有効な節約を行うことが可能である。

図９は、前述した本発明によるパンチ・スルーデバイスが上述したＬＮＰＮデバ イスと結合されている実施例を示す。この組み合せの特性は、パンチ・スルーデ バイスが約１１．０ボルトのレベルで導通を提供するということである。パンチ ・スルーデバイスの抵抗静特性により、パッド４８の電圧は１４．０ボルトまで 上昇することができ、それによってＬＮＰＮトランジスタデバイスは導通して約 １０．０ボルトの保持電圧へスナップバックする。それによってパッド電圧はＬ ＮＰＮデバイスに関連して前述された低電圧高電流特性によりこの電圧にクラン プされる。負電圧がパッド４８に加えられると、前述されたように順方向バイア ス接合によってクランピングが生じる。

本発明の種々の実施例が例示のために上に説明された。しかし、その実施例は限 定することを意味せず、当業者は本発明の基本概念から逸脱せずに、あるいは本 発明の精神および添付請求の範囲から逸脱せずにその実施例を修正する方法を認 識し得る。例えば、実施例は特定の導電形に関して説明されたが、相対的導電型 が同じであれば、逆の導電型が使用され得る。本発明の実施例はイオン注入を利 用して製造され得るけれども、標準の写真技術（ホトリソグランフィー）やエツ チング工程が画成のために利用されても良い。添付請求の範囲はその修正をカバ ーすることを意味する。

図２ 図４ 図５ 図６ 開示の要約 半導体保護回路は、第１導Ｋｆｆｉの半導体基板；半導体基板の表面に形成され 、基板と相対的に異った導電率を育する第１導電型の第」領域と：第１導！壓の 第１領域に形成された第２導電型の領域；半導体基板と第１導電型の第１領域の それぞれに両者間の接合をブリッジするように形成された第１導電型の第２領域 を含む。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．第１の導電型の半導体基板； 基板の表面に形成され、基板と相対的に異った導電率を有する前記第１導電型の 第１領域； 前記第１導電型の前記領域に形成された第２導電型の領域；その間の接合をブリ ッジするように前記半導体基板と前記第１導電型の前記第１領域のそれぞれに部 分的に形成された前記第１導電型の第２領域；を含む半導体保護回路。 ２．前記第１導電型の前記第１領域はある濃度にドープされ、前記第２導電型の 前記領域と前記第１導電型の前記第１領域間の接合が、前記第２導電型の前記領 域と前記半導体基板間の接合に表われるよりも低い逆（リバース）破壊電圧を表 わす請求の範囲第１項による半導体保護回路。 ３．前記第２導電型の前記領域と前記第１導電型の前記第１領域間の前記接合が １４ボルトの値（オーダ）の逆破壊電圧を表わし、前記第２導電型の前記領域と 前記半導体基板間の前記接合が２２ボルトの値の逆破壊電圧を表わす請求の範囲 第２項による半導体保護回路。 ４．前記第１導電型の前記第１領域はある濃度でドープされ、前記第２導電型の 前記領域と前記第１導電型の前記第１領域間の接合が、前記第２導電型の前記領 域と前記半導体基板間の接合によって表されるよりも８ボルトのオーダだけ小さ い逆破壊電圧を表わす請求の範囲第１項による半導体保護回路。 ５．前記第２導電型の第２領域が前記第２導電型の前記第１に述べた領域と前記 第１導電型の前記第２領域の中間位置において前記第１導電型の前記第１領域に 形成され； 前記第２導電型の前記第２領域と前記第１導電型の前記第２領域が一緒に接続さ れる請求の範囲第２項による半導体保護回路。 ６．前記第２導電型の前記第１に述べた領域が入力ターミナルに接続され；前記 第１導電型の前記第１領域が基準電位点に接続される請求の範囲第５項による半 導体保護回路。 ７．第１導電型の半導体基板； 前記基板の表面に形成され、前記基板と相対的に異った導電率を有する前記第１ 導電型の第１領域； 前記第１導電型の前記第１領域に少なくとも部分的に形成された前記第１導電型 の第２領域；を含む半導体保護回路。 ８．前記第１導電型の前記第１領域はある濃度でドープされ、第２導電型の領域 と前記第１導電型の前記第１領域間の接合が、前記第２導電型の前記領域と前記 半導体基板間の接合によって表されるよりも小さな逆破壊電圧を表わす請求の範 囲第７項による半導体保護回路。 ９．第１導電型の半導体基板； 前記基板表面に形成された第２導電型の第１領域；前記第２導電型の第１領域に 形成され、前記半導体基板と異った導電率を有する前記第１導電型の第１領域； 前記第１導電型の前記第１領域に形成され、前記第１導電型の前記第１領域より も高い導電率を有する前記第１導電型の第２領域；前記第２導電型の前記第１領 域に形成され、前記第２導電型の前記第１領域よりも高い導電率を有し、前記第 １導電型の前記第２領域に接続される前記第２導電型の第２領域；を含む半導体 保護回路。 １０．前記第１導電型の前記第１領域はある濃度にドープされ、前記第２導電型 の前記第２領域と前記第２導電型の前記第１領域間の接合が、前記第２導電型の 前記第２領域と前記半導体基板間の接合によって示されるよりも低い逆破壊電圧 を示す請求の範囲９項による半導体保護回路。 １１．前記第２導電型の前記第２領域と前記第１導電型の前記第１領域間の前記 接合が１４ボルトのオーダの逆破壊電圧を表わし、前記第２導電型の前記第２領 域と前記半導体基板間の前記接合が２２ボルトのオーダの逆破壊電圧を表わす請 求の範囲第１０項による半導体保護回路。 １２．前記第１導電型の前記第１領域はある濃度でドープされ、前記第２導電型 の前記第２領域と前記第１導電型の前記第１領域間の接合が、前記第２導電型の 前記第２領域と前記半導体基板間の接合によって表わされるよりも８ボルトのオ ーダだけ小さい逆破壊電圧を表わす請求の範囲第９項による半導体保護回路。 １３．前記半導体基板に形成された前記第１半導体型の第３領域を含む請求の範 囲第９項による半導体保護回路。 １４．前記第１導電型の前記第２領域がターミナルに接続され、前記第１半導体 型の前記第３領域が基準電位点に接続される請求の範囲第１３項の半導体保護回 路。 １５．Ｐ導電型の半導体基板； ＣＭＯＳ３およびＣＭＯＳ３，５プロセスに利用されるごとく、前記基板の表面 に形成されるＰ型絶縁領域（ＰＩＳＯ領域）の領域；前記ＰＩＳＯ領域に形成ら れたＮ＋導電型の領域；前記半導体基板および前記ＰＩＳＯ領域のそれぞれに部 分的に形成され、両者間の接合をブリッジするＰ＋導電型の領域；を含む半導体 保護回路。 １６．前記半導体基板と前記ＰＩＳＯ領域のそれぞれに部分的に形成されたＰ＋ 導電型の前記領域とＮ＋導電型の前記第１に述べた領域の中間位置において前記 ＰＩＳＯ領域に形成されたＮ＋導電型の第２の領域を含む請求の範囲第１５項に よる半導体保護回路。 １７．Ｎ＋導電型の前記第１に述べた領域がターミナルに接続され、Ｎ＋導電型 の前記第２領域とＰ＋導電型の前記領域が基準電位点に接続された請求の範囲第 １６項による半導体保護回路。 １８．Ｐ導電型の半導体基板； 前記半導体基板表面に形成されたＮ導電型の領域；ＣＭＯＳ３およびＣＭＯＳ３ ，５プロセスで利用されるごとく、Ｎ導電型の前記領域に形成されるＰ型絶縁領 域（ＰＩＳＯ領域）の領域；前記ＰＩＳＯ領域に形成されるＰ＋導電型の第１領 域；Ｎ導電型の前記領域に形成されるＮ＋導電型の第１領域；および前記半導体 基板に形成されたＰ＋導電型の第２領域；を含む半導体保護回路。 １９．Ｐ＋導電型の前記第１領域とＮ＋導電型の前記領域がターミナルに接続さ れ； Ｐ＋導電型の前記第２領域が基準電位点に接続されている請求の範囲第１８項に よる半導体保護回路。 ２０．Ｐ導電型の半導体基板； 前記半導体基板の表面に形成されたＮ導電型の領域；ＣＭＯＳ３およびＣＭＯＳ ３，５プロセスに利用されるごとく、Ｎ導電型の前記領域に形成されたＰ型絶縁 領域（ＰＩＳＯ領域）の第１領域；前記第１ｐｒＳＯ領域に形成されたＰ＋導電 型の第１領域；Ｎ導電型の前記領域に形成されたＮ＋導電型の第１領域；前記半 導体基板に形成されたＰ＋導電型の第２領域；ＣＭＯＳ３およびＣＭＯＳ３，５ プロセスに利用されるごとく、前記基板の表面に形成された前記Ｐ型絶縁領域（ ＰＩＳＯ領域）の第２領域；前記ＰＩＳＯ領域に形成されたＮ＋導電型の第２領 域；前記半導体基板と前記第２ＰＩＳＯ傾城のそれぞれに部分的に形成され、両 者間の接合をブリッジするＰ＋導電型の第３領域；Ｐ＋導電型の前記第３領域と Ｎ＋導電型の前記第２領域の中間位置において前記第２ＰＩＳＯ領域に形成され たＮ＋導電型の第３領域；を含む半導体保護回路。 ２１．Ｐ型絶縁領域（ＰＩＳＯ領域）の前記第１および第２領域は６０ＫｅＶ， ２．ＯＥ１３／ｃｍ２，１．０−１．１μｍの深さでボロンのイオン注入によっ て形成される請求の範囲第２０項による半導体保護回路。 ２２．Ｐ＋導電型の前記第１領域、Ｎ＋導電型の前記第１領域およびＮ＋導電型 の前記第２領域がターミナルに接続され、Ｐ＋導電型の前記第２領域、Ｐ＋導電 型の前記第３領域；およびＮ＋導電型の前記第３領域が基準電位点に接続される 請求の範囲第２０項による半導体保護回路。 ２３．アバランシェ破壊が前記第２導電型の前記第１領域と前記半導体基板間に 生じる前に前記半導体基板の空間電荷領域と前記第１導電型前記第１領域が接触 する請求の範囲第９項による半導体保護回路。 ２４．前記半導体基板の空間電荷領域と前記第１導電型の前記第１領域が約１１ ０ボルトで接触し、前記第２導電型の前記第１領域と前記半導体基板間のアバラ ンシェ破壊が約４５．０ボルトで生じる請求の範囲第２３項による半導体保護回 路。