JPH02129961A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、記憶機能
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来の技術〕

Ｅ　Ｅ　Ｐ　ＲＯＭ　（Ｅ　１ｅｃｔｒｉｃａｌｌｙ旦
ｒａｓａｂｌｅ　Ｐ　ｒｏｇｒａｍｍａｂｌｅ　Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）の不揮発性とＤＲＡ　Ｍ
　（Ｄ　ｙｎａｍｉｃ　Ｒａｎｄｏｍ人ｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ）の高速性を合せ持つ不揮発性ＲＡＭが開発
されている。

この開発されている技術については１例えば１９８７年
シンポジウムオンブイエルエスアイサーキッッ論文番号
ＩＶ−５（１９８７Ｓｙ＋ｗｐｏｓｉｕｍ　ｏｎ　ＶＬ
ＳＩ　Ｃ１ｒｃｕｉｔｓ、　ＩＶ−５、Ｍａｙ　１９８
７）に記載されている。

前記不揮発性ＲＡＭのメモリセルは、ＥＥＰＲＯＭのＦ
　Ｌ　ＯＴ　ＯＸ　（Ｆ　ｌｏａｔｉｎｇ　Ｇａｔｅ工
ｕｎｎａｌ　Ｏｘ１ｄｅ）型メモリセルにＤＲＡＭのメ
モリセルを合体させている。

前記ＦＬＯＴＯＸ型メモリセ少メモリセル用ゲート電極
及び制御用ゲート電極を有する電界効果トランジスタと
セル選択用電界効果トランジスタとの直列回路で構成さ
れている。つまり、ＦＬＯＴＯＸ型メモリセ少メモリセ
ルジスタ構造で構成されている。前者の電界効果トラン
ジスタの一方の半導体領域に後者のセル選択用電界効果
トランジスタが直列に接続されている。前記電界効果ト
ランジスタの一方の半導体領域は情報蓄積用ゲート電極
の下部まで引き伸されており、前記一方の半導体領域と
情報蓄積用ゲート電極との間にはトンネル酸化膜を介在
している。前記電界効果トランジスタの他方の半導体領
域はＥ　Ｅ　Ｐ　ＲＯＭ機能かＤＲＡＭ機能に切換える
モード切換用電界効果トランジスタを直列に接続してい
る。

前記ＤＲＡＭのメモリセルは情報蓄積用容量素子とセル
選択用電界効果トランジスタとの直列回路で構成されて
いる。情報蓄積用容量素子は半導体領域（一方の電極）
上に誘電体膜、プレート電極（他方の電極）の夫々を順
次積層したプレーナ構造で構成されている。情報蓄積用
容量素子のプレート電極（他方の電極）は前記ＦＬＯＴ
ＯＸ型メモリセ少メモリセルトランジスタの制御用ゲー
ト電極と一体に形成され電気的に接続されている。また
、情報蓄積用容量素子の半導体領域（一方の電極）はＦ
ＬＯＴＯＸ型メモリセ少メモリセルトランジスタの一方
の半導体領域と一体に形成され電気的に接続されている
。すなわち、前記不揮発性ＲＡＭの　１　［ｂｉｔｌの
情報を保持する１個のメモリセルは４個の電界効果トラ
ンジスタ及び１個の情報蓄積用容量素子で構成されてい
る。

このように構成される不揮発性ＲＡＭは、動作時にＤＲ
ＡＭとして使用され、電源が停電等により遮断された待
機時にＥＥＰＲＯＭとして使用できる特徴がある。また
、この不揮発性ＲＡＭは。

Ｓ　ＲＡ　Ｍ　（Ｓ　ｔａｔｉｃ　ＲＡ　Ｍ　）に比べ
てメモリセル面積が小さいＤＲＡＭを使用しているので
、メモリセルの占有面積を縮小し、高集積化を図ること
ができる特徴がある。

ＤＲＡＭのメモリセルからＦＬＯＴＯＸ型メモリセ少メ
モリセル込み動作は、制御用ゲート電極に高電圧を印加
し、トンネル酸化膜を通して一方の半導体領域から情報
蓄積用ゲート電極に電子を注入することにより行われて
いる。また、情報書込み動作は、前記一方の半導体領域
に高電圧を印加し、トンネル酸化膜を通して情報蓄積用
ゲート電極から一方の半導体領域に電子を引き抜くこと
により行われている。このモードの切換えは前記モード
切換用電界効果トランジスタで行う、前記高電圧として
は約１７〜２０［Ｖ］が使用されている。

〔発明が解決しようとする課題〕

前述の不揮発性ＲＡＭは、合計４個の電界効果トランジ
スタ及び１個の情報蓄積用容量素子でメモリセルを構成
しているので、メモリセルの占有面積の縮小に限界があ
り、集積度を向上することができないという問題点があ
った。

また、前記不揮発性ＲＡＭは、ＤＲＡＭのメモリセルか
らＦＬＯＴＯＸ型メモリセ少メモリセル込む際に、ＦＬ
ＯＴＯＸ型メモリセ少メモリセルトランジスタの制御用
ゲート電極と一方の半導体領域との間に高電界が生じる
。つまり、情報蓄積用容量素子の誘電体膜に５［ＭＶ／
ａａｌ程度の高電界が印加され、約３４０〜４００［人
］程度の厚い誘電体膜を必要とするので、所定の電荷蓄
積量を得るには情報蓄積用容量素子の占有面積を増大さ
せなければならない。このため、不揮発性ＲＡＭは、メ
モリセルの占有面積の縮小に限界があるので、集積度を
向上することができないという問題点があった。

本発明の目的は、不揮発性ＲＡＭを有する半導体集積回
路装置の集積度を向上することが可能な技術を提供する
ことにある。

本発明の他の目的は、前記不揮発性ＲＡＭのメモリセル
内のトランジスタ数を低減し、かつＤＲＡＭの情報蓄積
用容量素子の占有面積を縮小し、前記目的を達成するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＥＥＰＲＯＭとＤＲＡＭとを合体させた不揮発性ＲＡＭ
を有する半導体集積回路装置において、前記不揮発性Ｒ
ＡＭのメモリセルのＥＥＰＲＯＭの不揮発性メモリセル
をフラッシュ型（１トランジスタ構造）で構成する。

〔作　　用〕

上述した手段によれば、前記フラッシュ型不揮発性メモ
リセルは１トランジスタ構造であり、セル選択用電界効
果トランジスタに相当する分、不揮発性ＲＡＭのメモリ
セルの占有面積を縮小することができると共に、前記フ
ラッシュ型不揮発性メモリセルは情報書込み電圧を低減
することが可能であり、前記情報蓄積用容量素子の誘電
体膜を薄膜化して電荷蓄積量を増加し、情報蓄積用容量
素子の占有面積を縮小し、不揮発性ＲＡＭのメモリセル
の占有面積を縮小することができるので、半導体集積回
路装置の集積度を向上することができる。つまり、不揮
発性ＲＡＭのメモリセルは、フラッシュ型不揮発性メモ
リセルの採用により、３個の電界効果トランジスタ及び
１個の情報蓄積用容量素子で構成することができるので
、半導体集積回路装置の集積度を向上することができる
。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である不揮発性ＲＡＭのメモリセルの
構成を第１図（等価回路図）で示す。

第１図に示すように、不揮発性ＲＡＭの１　［ｂｉｔ］
の情報を形成するメモリセルＭはＥＥＰＲＯＭの不揮発
性メモリセルＭｌ！とＤＲＡＭのメモリセルＭ０とを合
体させ構成されている。

前記ＥＥＦＲＯＭの不揮発性メモリセルＭ９は情報蓄積
用ゲート電極（フローティングゲート電極）及び制御用
ゲート電極（コントロールゲート電極）を有する電界効
果トランジスタＱ、で構成されている。つまり、不揮発
性メモリセルＭ５はフラッシュ型すなわち１トランジス
タ構造で構成されている。電界効果トランジスタＱ、は
ｎチャネル型で構成されている。

不揮発性メモリセルＭ１の電界効果トランジスタＱ２の
制御用ゲート電極は後述するＤＲＡＭのセル選択用電界
効果トランジスタＱ１を介在させてデータ線ＤＬ２に接
続されている。電界効果トランジスタＱ、の一方の半導
体領域（ソース領域）は基準電位例えば回路の接地電位
０　［Ｖ］に接続されている。電界効果トランジスタＱ
、の他方の半導体領域（ドレイン領域）はモード切換用
電界効果トランジスタＱ、を介在させてデータ線ＤＬＬ
に接続されている。このモード切換用電界効果トランジ
スタＱ、は、ｎチャネル型で構成され、ゲート電極をモ
ード切換信号線ＭＬに接続している。

前記ＤＲＡＭのメモリセルＭＩ）はセル選択用電界効果
トランジスタＱ８　と情報蓄積用容量素子Ｃとの直列回
路で構成されている。セル選択用電界効果トランジスタ
Ｑ８は、一方の半導体領域がデータ線ＤＬ２に接続され
、他方の半導体領域が情報蓄積用容量素子Ｃの一方の電
極、前記電界効果トランジスタＱ、の制御用ゲート電極
の夫々に接続されている。このセル選択用電界効果トラ
ンジスタＱ、のゲート電極はワード線ＷＬに接続されて
いる。前記情報蓄積用容量素子Ｃの他方の電極は前記電
界効果トランジスタＱ２の一方の半導体領域に接続され
ている。

前記データ線ＤＬＬ、ＤＬ２の夫々は離隔され同一列方
向に延在している。前記ワード線ＷＬ。

モード切換信号線ＭＬの夫々は同一行方向に延在してい
る。

次に、前記不揮発性ＲＡＭのメモリセルの要部の具体的
な構造について、第３図（要部断面図）を用いて簡単に
説明する。

第３図に示すように、不揮発性ＲＡＭのメモリセルＭは
単結晶珪素からなるｐ型半導体基板（又はその主面部に
形成されたウェル領域）の主面に構成されている。実際
にはメモリセルＭの各素子は素子分離絶縁膜で周囲を規
定され他の素子と電気的に分離されているが、第３図に
おいてはこの分離構造を省略し簡略的に示している。

前記メモリセルＭのうち、ＥＥＰＲＯＭの不揮発性メモ
リセルＭ５は前述のように電界効果トランジスタＱ、で
構成されている。つまり、電界効果トランジスタＱ、は
、主に、半導体基板１．ゲート絶縁膜２、情報蓄積用ゲ
ート電極３．ゲート絶縁膜５．制御用ゲート電極６、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
４で構成されている。前記ゲート絶縁膜２、Ｓの夫々は
例えば酸化珪素膜で形成されている６情報蓄積用ゲート
電極３は例えば多結晶珪素膜で形成されている。制御用
ゲート電極６は、例えば多結晶珪素膜、高融点金属膜或
は高融点金属シリサイド膜の単層、又はそれらの複合膜
で形成されている。

電界効果トランジスタＱ２の一方のｎ型半導体領域４に
は配線９が接続されている。配線９は。

層間絶縁膜７上を延在しており１層間絶縁膜７に形成さ
れた接続孔８を通して一方のｎ型半導体領域４に接続さ
れている。配線９は例えばアルミニウム合金膜で形成さ
れている。

モード切換用電界効果トランジスタＱ、は、主に、半導
体基板１．ゲート絶縁膜２．ゲート電極３、ソース領域
及びドレイン領域である一対のｎ型半導体領域４で構成
されている。モード切換用電界効果トランジスタＱ、は
、一方のｎ型半導体領域４が電界効果トランジスタＱ、
の他方のｎ型半導体領域４と接続され、他方のｎ型半導
体領域４が配線（データ線ＤＬＬ）９に接続されている
。

第３図には図示していないが、前記ＤＲＡＭのメモリセ
ルＭ０のセル選択用電界効果トランジスタＱ、は前記モ
ード切換用電界効果トランジスタＱ、と実質的に同一構
造で構成されている。データ線ＤＬ２は配線９で形成さ
れている。

前記メモリセルＭ、の情報蓄積用容量素子Ｃは、ｎ型半
導体領域（一方の電極）４．誘電体膜５、プレート電極
（他方の電極）６の夫々を順次積層したプレーナ構造で
構成されている。このｎ型半導体領域４は前記電界効果
トランジスタＱ、の一方のｎ型半導体領域４と一体に構
成され、プレート電極６は電界効果トランジスタＱ、の
制御用ゲート電極６と一体に構成されている。

次に、このように構成される不揮発性ＲＡＭの動作につ
いて、前記第１図を用いて簡単に説明する。

（動作時） 前記不揮発性ＲＡＭの動作時は、モード切換信号線ＭＬ
を低レベル（例えばＯ［Ｖ］）に保持する。

これにより、メモリセルＭのモード切換用電界効果トラ
ンジスタＱ、は非導通状態に保持され、メモリセルＭは
第２図（ＤＲＡＭモード時の等価回路図）に示すように
ＤＲＡＭとして使用される。

（待機時） 停電等により電源が遮断され、ＤＲＡＭのメモリセルＭ
Ｉ、に保持された情報をＥＥＰＲＯＭの不揮発性メモリ
セルＭ６に書込む、この情報書込み動作は、まず、ワー
ド線ＷＬを高レベルにし、メモリセルＭ０のセル選択用
電界効果トランジスタＱ１を導通状態に保持し、情報蓄
積用容量素子Ｃに保持されている情報をデータ線ＤＬ２
を介して図示しないセンスアンプ回路でラッチさせる。

（１）前記情報蓄積用容量素子Ｃに保持された情報が低
レベルの場合、データ線ＤＬ１に高電圧を印加し、モー
ド切換用電界効果トランジスタＱ。

を導通状態にして不揮発性メモリセルＭ９の電界効果ト
ランジスタＱ２の他方のｎ型半導体領域（ドレイン領域
）４を高電圧に保持すると共に、データ線ＤＬ２に低電
圧を印加し、セル選択用電界効果トランジスタＱ、を導
通状態にして不揮発性メモリセルＭ１の電界効果トラン
ジスタＱ、の制御用ゲート電極６を低レベルに保持する
。これにより、不揮発性メモリセルＭ６の電界効果トラ
ンジスタＱ、の情報蓄積用ゲート電極３の電子がｎ型半
導体領域４に引き抜かれる。前記高電圧としては例えば
１３〜１５［：Ｖコ、低電圧としては０［ｖ］が使用さ
れる。前記電子の引き抜きはＦ　ｏｗｌａｒ−Ｎｏｒｄ
ｈｅｉｍ電流（トンネル現象）で行われる。

（２）前記情報蓄積用容量素子Ｃに保持された情報が高
レベルの場合、データ線ＤＬＬに高電圧を印加し、モー
ド切換用電界効果トランジスタＱ。

を導通状態して不揮発性メモリセルＭ２の電界効果トラ
ンジスタＱ、の他方のｎ型半導体領域（ドレイン領域）
４を高電圧に保持すると共に、データ線ＤＬ２に高電圧
を印加し、セル選択用電界効果トランジスタＱ、を導通
状態にして不揮発性メモリセルＭＥの電界効果トランジ
スタＱ、の制御用ゲート電極６を高レベルに保持する。

これにより、不揮発性メモリセルＭｇの電界効果トラン
ジスタＱ、の情報蓄積用ゲート電極３に電子が注入され
る。前記高電圧は前述の値と同様である。電子の注入は
、電界効果トランジスタＱ、の他方のｎ型半導体領域（
ドレイン領域）４の近傍で生じる高電界によりアバラン
シェ電流（ホットエレクトロン現象）で行われる。

次に、前述の電源の遮断が回避されると、不揮発性メモ
リセルＭ６に保持された情報をＤＲＡＭのメモリセルＭ
０に書込む、この情報書込み動作は、まず、データ線Ｄ
Ｌ１．ＤＬ２の夫々をプリチャージし、メモリセルＭ０
のセル選択用電界効果トランジスタＱ８、モード切換用
電界効果トランジスタＱ、の夫々を導通状態に保持する
。前記プリチャージ電圧は例えば５［ｖ］を使用する。

（１）不揮発性メモリセルＭ、の電界効果トランジスタ
Ｑ、の情報蓄積用ゲート電極３から電子が引き抜かれた
状態の場合、電界効果トランジスタＱ、が導通状態にな
り、データ線ＤＬＩの電位が低下し、データ線ＤＬ２に
設けられたｎチャネル型の電界効果トランジスタＱが非
導通状態になる。

これにより、データ線ＤＬ２の電位が低下し、ＤＲＡＭ
のメモリセルＭ、の情報蓄積用容量素子Ｃは低レベルの
情報が保持される。

（２）不揮発性メモリセルＭ８の電界効果トランジスタ
Ｑ、の情報蓄積用ゲート電極３に電子が注入された状態
の場合、電界効果トランジスタＱ２が非導通状態になり
、データ線ＤＬＬの電位がプリチャージ電位に保持され
、データ線ＤＬ２の電界効果トランジスタＱが導通状態
になる。これにより、データ線ＤＬ２の電位がプリチャ
ージ電位に保持され、ＤＲＡＭのメモリセルＭ０の情報
蓄積用容量素子Ｃは高レベルの情報が保持される。

前記データ線ＤＬ２に設けられた電界効果トランジスタ
Ｑは、メモリセルＭ毎に設けられるのではなく、複数個
のメモリセル毎に１個設けられるようになっている。

次に、前記不揮発性ＲＡＭのメモリセルＭの製造方法に
ついて、第４図乃至第５図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。

まず、単結晶珪素からなるｐ型半導体基板１の主面上に
ゲート絶縁膜２を形成する。ゲート絶縁膜２は例えば半
導体基板１の主面を酸化した酸化珪素膜で形成する。

次に、第４図に示すように、ゲート絶縁膜２上にゲート
電極３を形成する。ゲート電極３は不揮発性メモリセル
Ｍｅの形成領域においては情報蓄積用ゲート電極３とし
て形成される。

次に、第５図に示すように、所定の半導体基板１の主面
部にｎ型不純物を導入し、ｎ型半導体領域４を形成する
。ｎ型不純物は、前記ゲート電極３を不純物導入用マス
クとして用い、イオン打込法でゲート絶縁膜３を通して
半導体基板１の主面部に導入される。このｎ型半導体領
域４を形成する工程により、メモリセルＭのモード切換
用電界効果トランジスタＱ、及び図示しないメモリセル
Ｍ０のセル選択用電界効果トランジスタＱ、が完成する
。

次に、主に、不揮発性メモリセルＭ６の形成領域におい
て情報蓄積用ゲート電極３の上部にゲート絶縁膜５．メ
モリセルＭ０の形成領域においてｎ型半導体領域４の主
面上に誘電体膜５の夫々を形成する。

次に、第６図に示すように、前記ゲート絶縁膜５の上部
に制御用ゲート電極６．誘電体膜５の上部にプレート電
極６の夫々を形成する。前記制御用ゲート電極６を形成
することにより、不揮発性メモリセルＭ８の電界効果ト
ランジスタＱ、が完成する。また、前記プレート電極６
を形成することにより、情報蓄積用容量素子Ｃが完成す
る。

次に、層間絶縁膜７．接続孔８、配線９の夫々を順次形
成することにより、前記第１図に示す不揮発性ＲＡＭの
メモリセルＭは完成する。

このように、ＥＥＦＲＯＭの不揮発性メモリセルにＤＲ
ＡＭのメモリセルを合体させたメモリセルで形成される
不揮発性ＲＡＭを有する半導体集積回路装置において、
前記不揮発性ＲＡＭのメモリセルＭが、情報蓄積用ゲー
ト電極３及び制御用ゲート電極６を有する電界効果トラ
ンジスタＱ。

で形成されるフラッシュ型不揮発性メモリセルＭ、と、
このフラッシュ型不揮発性メモリセルＭ９の制御用ゲー
ト電極６に接続されたプレート電極６及びソース領域（
ｎ型半導体領域４）に接続された電極で形成される情報
蓄積用容量素子Ｃとセル選択用電界効果トランジスタＱ
、どの直列回路で形成されたメモリセルＭ０と、前記フ
ラッシュ型不揮発性メモリセルＭｇのドレイン領域（ｎ
型半導体領域４）に直列に接続されたモード切換用電界
効果トランジスタＱ、とで構成される。この構成により
、前記フラッシュ型不揮発性メモリセルＭｇは１トラン
ジスタ構造であり、従来のＦＬＯＴＯＸ型不揮発性型上
揮発性メモリセルジスタ構造）のセル選択用電界効果ト
ランジスタに相当する分、不揮発性ＲＡＭのメモリセル
Ｍの占有面積を縮小することができると共に、前記フラ
ッシュ型不揮発性メモリセルＭＥは情報書込み電圧を約
２〜７　［Ｖ］程度低減することが可能であり、前記情
報蓄積用容量素子Ｃの誘電体膜５を薄膜化して電荷蓄積
量を増加し、情報蓄積用容量素子Ｃの占有面積を縮小し
、不揮発性ＲＡＭのメモリセルＭの占有面積を縮小する
ことができるので、半導体集積回路装置の集積度を向上
することができる。

つまり、不揮発性ＲＡＭのメモリセルＭは、フラッシュ
型不揮発性メモリセルＭ２の採用により。

３個の電界効果トランジスタ（Ｑ、、Ｑ、、Ｑ、）及び
１個の情報蓄積用容量素子Ｃで構成することができるの
で、半導体集積回路装置の集積度を向上することができ
る。

また、不揮発性メモリセルＭ１の電界効果トランジスタ
Ｑ、はＦＬＯＴＯＸ型メモリセルの電界効果トランジス
タのようにトンネル酸化膜の形成領域を必要としないの
で、この領域に相当する分、不揮発性ＲＡＭのメモリセ
ルの占有面積を縮小し。

半導体集積回路装置の集積度を向上すること力ｔできる
。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明＆土。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば１本発明は、前記メモリセルＭを構成する夫々の
電界効果トランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄ　
ｏｐｅｄ　Ｄ　ｒａｉｎ）構造で構成してもよし）。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれ４（、下記のとおりで
ある。

不揮発性ＲＡＭを有する半導体集積回路装置の集積度を
向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である不揮発性ＲＡＭのメ
モリセルの構成を示す等価回路図、第２図は、前記メモ
リセルのＤＲＡＭモード時の等価回路図。 第３図は、前記メモリセルの要部断面図第４図乃至第６
図は、前記各製造工程毎に示すメモリセルの要部断面図
である。 図中、２，５・・・ゲート絶縁膜又は誘電体膜、３・・
・ゲート電極又は情報蓄積用ゲート電極、４・・・ｎ型
半導体領域、６・・・制御用ゲート電極又はプレート電
極、Ｍ・・・メモリセル、Ｑ・・・電界効果トランジス
タ、Ｃ・・・情報蓄積用容量素子、ＤＬ・・・データ線
、ＷＬ・・・ワード線である。

Claims (1)

1. 【特許請求の範囲】 １、ＥＥＰＲＯＭの不揮発性メモリセルにＤＲＡＭのメ
   モリセルを合体させたメモリセルで形成される不揮発性
   ＲＡＭを有する半導体集積回路装置において、前記不揮
   発性ＲＡＭのメモリセルが、情報蓄積用ゲート電極及び
   制御用ゲート電極を有する電界効果トランジスタで形成
   されるフラッシュ型不揮発性メモリセルと、該フラッシ
   ュ型不揮発性メモリセルの制御用ゲート電極に接続され
   た電極及びソース領域に接続された電極で形成される情
   報蓄積用容量素子とセル選択用電界効果トランジスタと
   の直列回路で形成されたメモリセルと、前記フラッシュ
   型不揮発性メモリセルのドレイン領域に直列に接続され
   たモード切換用電界効果トランジスタとで構成されてい
   ることを特徴とする半導体集積回路装置。 ２、前記不揮発性ＲＡＭのメモリセルは、動作時にＤＲ
   ＡＭとして使用され、待機時はＥＥＰＲＯＭとして使用
   されることを特徴とする請求項１に記載の半導体集積回
   路装置。