JPH02135543A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
- Publication number
- JPH02135543A JPH02135543A JP63289466A JP28946688A JPH02135543A JP H02135543 A JPH02135543 A JP H02135543A JP 63289466 A JP63289466 A JP 63289466A JP 28946688 A JP28946688 A JP 28946688A JP H02135543 A JPH02135543 A JP H02135543A
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- 238000006243 chemical reaction Methods 0.000 abstract description 16
- 108091022873 acetoacetate decarboxylase Proteins 0.000 abstract description 11
- 101000797092 Mesorhizobium japonicum (strain LMG 29417 / CECT 9101 / MAFF 303099) Probable acetoacetate decarboxylase 3 Proteins 0.000 abstract description 9
- 239000000872 buffer Substances 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップ・マイクロコンピュータに関し
、特にアナログ・ディジタル変換器（以下ＡＤＣと略す
。）を内蔵するシングルチップ・マイクロコンピュータ
に関する。
、特にアナログ・ディジタル変換器（以下ＡＤＣと略す
。）を内蔵するシングルチップ・マイクロコンピュータ
に関する。
近年、ＡＤＣ内蔵のシングルチップ・マイクロコンピュ
ータが普及している。このシングルチップ・マイクロコ
ンピュータは、内蔵されたＡＤＣの試験を行うために、
ＰＲＯＭ等を利用し、シングルチップ・マイクロコンピ
ュータ外から命令を入力し、ＣＰＵに命令を実行させ、
ＡＤＣのディジタル値と期待値の比較、あるいはディジ
タル値の出力端子への導出を行っていた。
ータが普及している。このシングルチップ・マイクロコ
ンピュータは、内蔵されたＡＤＣの試験を行うために、
ＰＲＯＭ等を利用し、シングルチップ・マイクロコンピ
ュータ外から命令を入力し、ＣＰＵに命令を実行させ、
ＡＤＣのディジタル値と期待値の比較、あるいはディジ
タル値の出力端子への導出を行っていた。
上述し／ｊ従来のシングルチップ・マイクロコンビ１−
夕は、内蔵されたＡＤＣの試験および特性評価を行うた
めにシングルチップ・マイクロコンピュータ内のＣＰｔ
Ｊを動作させるので、試験方法が複雑になるという欠点
がある。
夕は、内蔵されたＡＤＣの試験および特性評価を行うた
めにシングルチップ・マイクロコンピュータ内のＣＰｔ
Ｊを動作させるので、試験方法が複雑になるという欠点
がある。
本発明のシングルチップ・マイクロコンピュータは、テ
スト用入力端子と、テスト用入力端子からの信号により
ＡＤＣのディジタル値を内部データバスに出力しＡＤＣ
の同期信号をシングルチッブ・マイクロコンピュータ外
へ出力する手段と、前記内部データバスを出力端子に導
出する手段を有している。
スト用入力端子と、テスト用入力端子からの信号により
ＡＤＣのディジタル値を内部データバスに出力しＡＤＣ
の同期信号をシングルチッブ・マイクロコンピュータ外
へ出力する手段と、前記内部データバスを出力端子に導
出する手段を有している。
テスト用入力端子からテスト信号を入力することにより
、ＡＤＣのディジタル値をＣＰＵを動作させることなく
、出力端子に導出することができる。
、ＡＤＣのディジタル値をＣＰＵを動作させることなく
、出力端子に導出することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシングルチップ・マイクロコンピュー
タの一実施例のブ［」ツク図である。
タの一実施例のブ［」ツク図である。
シングルチップ・マイクロコンピュータ１は、ＣＰＵ２
、ＡＤＣ３、周辺装置４、出力ボート５、ＡＤ変換結果
保持レジスタ（ＡＤＣＲ）６、データバス７、出力バッ
フ？ ８１０１〜Ｂ１０ｎ、 ８２０１〜Ｂ２０８Ｂ３
０１〜Ｂ５０Ｎ （ｎはＡＤＣ３の分解能、Ｎはデータ
バス７のバス幅）、アンドゲート８．１１、オアゲート
９．１０．１２、入力ゲート０１０１〜Ｇ１０Ｎを有し
ている。アンドゲート８の出力はテスト信号ＴＥＳＴが
Ｏ１１で、かつＣＰ ｔＪ ２よりデータバス７への出
力許可信ＭＯＬＩＴ１が°′１″の時に“１゛′になり
、ＣＰ ｔＪ ２のデータがデータバス７に出力される
。オアゲート９の出力はテスト信号ＴＥＳＴが“′１”
または、ＡＤ変換結果読出し信号ＡＤＲＤが１″の時に
“１″になり１、ＡＤＣＲ６の値がデータバス７に出力
される。オアゲート１０は、テスト信号−ｒ Ｅ Ｓ
Ｔが゛１″またはＡＤ変換開始要求信号ＡＤＳＴＡＲＴ
が“１″の時に出力が“１゛になり、ＡＤＣ３は変換を
開始する。アンドゲート１１の出力は、テスト信号ＴＥ
Ｓ Ｔが“０″で、かつ周辺装置４よりデータバス７
への出力許可信号０１ＪＴ２が１″の時に“１′′にな
り、周辺装置４のデータがデータバス７に出力される。
、ＡＤＣ３、周辺装置４、出力ボート５、ＡＤ変換結果
保持レジスタ（ＡＤＣＲ）６、データバス７、出力バッ
フ？ ８１０１〜Ｂ１０ｎ、 ８２０１〜Ｂ２０８Ｂ３
０１〜Ｂ５０Ｎ （ｎはＡＤＣ３の分解能、Ｎはデータ
バス７のバス幅）、アンドゲート８．１１、オアゲート
９．１０．１２、入力ゲート０１０１〜Ｇ１０Ｎを有し
ている。アンドゲート８の出力はテスト信号ＴＥＳＴが
Ｏ１１で、かつＣＰ ｔＪ ２よりデータバス７への出
力許可信ＭＯＬＩＴ１が°′１″の時に“１゛′になり
、ＣＰ ｔＪ ２のデータがデータバス７に出力される
。オアゲート９の出力はテスト信号ＴＥＳＴが“′１”
または、ＡＤ変換結果読出し信号ＡＤＲＤが１″の時に
“１″になり１、ＡＤＣＲ６の値がデータバス７に出力
される。オアゲート１０は、テスト信号−ｒ Ｅ Ｓ
Ｔが゛１″またはＡＤ変換開始要求信号ＡＤＳＴＡＲＴ
が“１″の時に出力が“１゛になり、ＡＤＣ３は変換を
開始する。アンドゲート１１の出力は、テスト信号ＴＥ
Ｓ Ｔが“０″で、かつ周辺装置４よりデータバス７
への出力許可信号０１ＪＴ２が１″の時に“１′′にな
り、周辺装置４のデータがデータバス７に出力される。
オアゲート１２は、テスト信号Ｔ Ｅ Ｓ−ｒが“１″
または、出力ボート５の入力バッファオン信号ＲＯＲＴ
ＯＮが１″の時に１″になり、データバス７上のデータ
が出力ボート５より出力される。
または、出力ボート５の入力バッファオン信号ＲＯＲＴ
ＯＮが１″の時に１″になり、データバス７上のデータ
が出力ボート５より出力される。
テスト信＠ Ｔ Ｅ Ｓ Ｔが１”になった時、アンド
ゲート８．１１の値は“０°′に、オアゲート９゜１０
．１２の値は“１″になり、ＣＰＬＩ２．周辺装置４は
、データバス７への出力を禁止され、ＡＤＣ３は変換を
開始し、変換が終了すると変換終了の同期信号を出力し
、変換結果をＡＤＣＲ６に書込む。ＡＤＣＲ６は、書込
まれた変換結果をデータバス７に出力し、出力ボート５
はデータバス７上の変換結果を出力端子に出力する。
ゲート８．１１の値は“０°′に、オアゲート９゜１０
．１２の値は“１″になり、ＣＰＬＩ２．周辺装置４は
、データバス７への出力を禁止され、ＡＤＣ３は変換を
開始し、変換が終了すると変換終了の同期信号を出力し
、変換結果をＡＤＣＲ６に書込む。ＡＤＣＲ６は、書込
まれた変換結果をデータバス７に出力し、出力ボート５
はデータバス７上の変換結果を出力端子に出力する。
第２図は本発明のシングルチップ・マイクロコンピータ
の第２の実施例を示すブロック図である。
の第２の実施例を示すブロック図である。
本実施例のシングルチップ・マイクロコンピュータ１Ａ
は、Ｄタイプのラッチ２０１，２０２、立ち上がり検出
回路２０３、立ち下がり検出回路２０４、ラッチ回路２
０７，２０８、出力ボート２０９．２１０．オアゲート
２１１，２１３゜２１５．２１７、アンドゲート２０５
．２０６゜２１２．２１４，２１６．２１８を有し、他
は第１の実施例と同じである。
は、Ｄタイプのラッチ２０１，２０２、立ち上がり検出
回路２０３、立ち下がり検出回路２０４、ラッチ回路２
０７，２０８、出力ボート２０９．２１０．オアゲート
２１１，２１３゜２１５．２１７、アンドゲート２０５
．２０６゜２１２．２１４，２１６．２１８を有し、他
は第１の実施例と同じである。
第１の実施例ではＡＤＣ３の分解能ｎとデータバス７の
バス幅Ｎの関係はｎ≦Ｎであったが、第２の実施例では
、ｎ≦２ｘＮとなる。
バス幅Ｎの関係はｎ≦Ｎであったが、第２の実施例では
、ｎ≦２ｘＮとなる。
オアゲート２１１は、変換結果の下位ビット読出し信号
ＡＤＬＲＤが１”またはテスト信号Ｔ Ｅ Ｓ Ｔが“
１ ｉ ＩＩ、かつ変換終了の同期信号が“０″の時に
１″になり、ＡＤＣＲ６の下位Ｎビットがデータバス７
に出力される。オアゲート２１３は変換結果の上位ビッ
ト読出し信号ＡＤＨＲＤが“１”またはテスト信号ＴＥ
ＳＴが１”かつ変換終了の同期信号が“１″の時に“１
″になり、ＡＤＣＲ６のＮ＋１ビツトからｎビットがデ
ータバス７に出力される。オアゲート２１５は、出力ボ
ート２０９のデータラッチ２０７へのデータ書込み信号
Ｐ１ＷＲが“１パまたはテスト信号ＴＥＳＴが“１”、
かつアンドゲート２０５が１″の時に“１″になり、デ
ータバス７上のデータが出力ボート２０９のデータラッ
チ２０７に書込まれ、出力ボート２０９より出力される
。
ＡＤＬＲＤが１”またはテスト信号Ｔ Ｅ Ｓ Ｔが“
１ ｉ ＩＩ、かつ変換終了の同期信号が“０″の時に
１″になり、ＡＤＣＲ６の下位Ｎビットがデータバス７
に出力される。オアゲート２１３は変換結果の上位ビッ
ト読出し信号ＡＤＨＲＤが“１”またはテスト信号ＴＥ
ＳＴが１”かつ変換終了の同期信号が“１″の時に“１
″になり、ＡＤＣＲ６のＮ＋１ビツトからｎビットがデ
ータバス７に出力される。オアゲート２１５は、出力ボ
ート２０９のデータラッチ２０７へのデータ書込み信号
Ｐ１ＷＲが“１パまたはテスト信号ＴＥＳＴが“１”、
かつアンドゲート２０５が１″の時に“１″になり、デ
ータバス７上のデータが出力ボート２０９のデータラッ
チ２０７に書込まれ、出力ボート２０９より出力される
。
オアゲート２１７は、出力ボート２１０のデータラップ
２０８へのデータ書込み信号Ｐ２ＷＲが“１″またはテ
スト信号−ｒ Ｅ Ｓ Ｔが″“１″、かつアンドゲー
ト２０６が“１″の時に１′″になり、データバス７上
のデータが出力ポート２１０のデータラッチ２０８に書
込まれ出力ポート２１０より出力される。
２０８へのデータ書込み信号Ｐ２ＷＲが“１″またはテ
スト信号−ｒ Ｅ Ｓ Ｔが″“１″、かつアンドゲー
ト２０６が“１″の時に１′″になり、データバス７上
のデータが出力ポート２１０のデータラッチ２０８に書
込まれ出力ポート２１０より出力される。
第３図はテスト信号Ｔ Ｅ Ｓ Ｔが“１″の時の第２
図のシングルチップ・マイクロコンビ」、−夕の動作を
示すタイムチャートである。ＣＰＵ２．ＡＤＣ３，周辺
装置４の動伯は第１の実施例と同じなので省略する。Ａ
ＤＣ３より時刻ｔ１からｔ３の２クロツク間出力された
同期信号は、Ｄタイプラッチ２０１．２０２により１ク
ロツクの遅延がかけられ、時刻ｔ２からｔ４の信号とな
る。立ち上がり検出回路２０３はＤタイプラッチ２０２
の出力が時刻ｔ２で立ち上がるのを検出しＬＬ １ Ｉ
Ｉを出力し、アンドゲート２０５はタロツク信号虫がＩ
Ｉ １ ＩＴのＩＩ１間″゛１″になり、オアゲート２
１５の出力がＩＩ １ ＩＩになり、出力ポート２０９
のデータラッチ２０７にデータバス７上のデータが時刻
ｔ２でラッチされる。この時、オアゲート２１３は時刻
ｔ１からｔ３の期間１１１ ＩＩになっているためデー
タバス７上にはＡＤＣＲ６の上位データがのっている。
図のシングルチップ・マイクロコンビ」、−夕の動作を
示すタイムチャートである。ＣＰＵ２．ＡＤＣ３，周辺
装置４の動伯は第１の実施例と同じなので省略する。Ａ
ＤＣ３より時刻ｔ１からｔ３の２クロツク間出力された
同期信号は、Ｄタイプラッチ２０１．２０２により１ク
ロツクの遅延がかけられ、時刻ｔ２からｔ４の信号とな
る。立ち上がり検出回路２０３はＤタイプラッチ２０２
の出力が時刻ｔ２で立ち上がるのを検出しＬＬ １ Ｉ
Ｉを出力し、アンドゲート２０５はタロツク信号虫がＩ
Ｉ １ ＩＴのＩＩ１間″゛１″になり、オアゲート２
１５の出力がＩＩ １ ＩＩになり、出力ポート２０９
のデータラッチ２０７にデータバス７上のデータが時刻
ｔ２でラッチされる。この時、オアゲート２１３は時刻
ｔ１からｔ３の期間１１１ ＩＩになっているためデー
タバス７上にはＡＤＣＲ６の上位データがのっている。
したがって、出力ポート２０９からはＡＤＣＲ６の上位
データが出力される。次に、時刻ｔ４でＤタイプラッチ
２０２の出力が立ち下がる時、立ち下がりエツジ検出回
路２０４の出力が１１１１＋になり、アンドゲート２０
６がクロック信号へがＩＩ １ ＩＩの期間゛″１′′
になり、オアゲート２１７が１″になり出力ポート２１
０のデータラッチ２０８にデータバスγ上のデータが時
刻ｔ４でラッチされる。この時オアゲート２１１は時刻
ｔ３以降゛１″になっているため、データバス７上には
ＡＤＣＲ６の下位データがのっている。
データが出力される。次に、時刻ｔ４でＤタイプラッチ
２０２の出力が立ち下がる時、立ち下がりエツジ検出回
路２０４の出力が１１１１＋になり、アンドゲート２０
６がクロック信号へがＩＩ １ ＩＩの期間゛″１′′
になり、オアゲート２１７が１″になり出力ポート２１
０のデータラッチ２０８にデータバスγ上のデータが時
刻ｔ４でラッチされる。この時オアゲート２１１は時刻
ｔ３以降゛１″になっているため、データバス７上には
ＡＤＣＲ６の下位データがのっている。
したがって、出力ポート２１０からはΔＤＣＲ６の下位
データが出力される。
データが出力される。
以上のｅ作で△ＤＣＲ６の上位、下位のデータが出力さ
れることになる。
れることになる。
以上説明したように本発明は、ＡＤＣ内蔵シングルチッ
プ・マイクロコンピュータにおいて、テスト用入力端子
信号により、ＣＰＵを動作させることなく△ＤＣのディ
ジタル値と同１ｇ′Ｉ信号とを出力端子に導出すること
により、シングルチップ・マイクロコンピュータに内蔵
された△ＤＣの試験および評価を容易にできる効果があ
る。
プ・マイクロコンピュータにおいて、テスト用入力端子
信号により、ＣＰＵを動作させることなく△ＤＣのディ
ジタル値と同１ｇ′Ｉ信号とを出力端子に導出すること
により、シングルチップ・マイクロコンピュータに内蔵
された△ＤＣの試験および評価を容易にできる効果があ
る。
第１図は本発明のシングルチップ・マイクロコンピュー
タの第１の実施例を示すブ［１ツク図、第２図は本発明
のシングルチップ・マイクロコンピュータの第２の実施
例を示すブロック図、第３図は第２図の動作を説明する
タイムチャートである。 １．１Ａ・・・シングルチップ・マイマクロコンピュー
タ、２・・・ＣＰＵ、３・・・ＡＤＣ１４・・・周辺装
置、５．２０９．２１０・・・出力ポート、６・・・Ａ
ＤＣＲ１７・・・データバス、８，１１，２０５，２０
６゜２１２．２１４，２１６．２１８・・・アンドゲー
ト、９．１０．１２，２１１，２１３，２１５．２１７
・・・オアゲート、２０１．２０２・・・Ｄタイプラッ
チ、２０３・・・立ち上がりエツジ検出回路、２０４・
・・立ち下がりエツジ検出回路、２０７，２０８・・・
データラッチ、８１０１〜Ｂ１０ｎ、 ８２０１〜８２
ＯＮ、 ８３０１〜Ｂ５０Ｎ・・・出力バッファ、Ｇ１
０１〜Ｇ１０１４・・・入力ゲート。 特訂出願人１１本′Ｃ″１ｚ気株式会社代 理 人 弁
理士 内 、［９汗
タの第１の実施例を示すブ［１ツク図、第２図は本発明
のシングルチップ・マイクロコンピュータの第２の実施
例を示すブロック図、第３図は第２図の動作を説明する
タイムチャートである。 １．１Ａ・・・シングルチップ・マイマクロコンピュー
タ、２・・・ＣＰＵ、３・・・ＡＤＣ１４・・・周辺装
置、５．２０９．２１０・・・出力ポート、６・・・Ａ
ＤＣＲ１７・・・データバス、８，１１，２０５，２０
６゜２１２．２１４，２１６．２１８・・・アンドゲー
ト、９．１０．１２，２１１，２１３，２１５．２１７
・・・オアゲート、２０１．２０２・・・Ｄタイプラッ
チ、２０３・・・立ち上がりエツジ検出回路、２０４・
・・立ち下がりエツジ検出回路、２０７，２０８・・・
データラッチ、８１０１〜Ｂ１０ｎ、 ８２０１〜８２
ＯＮ、 ８３０１〜Ｂ５０Ｎ・・・出力バッファ、Ｇ１
０１〜Ｇ１０１４・・・入力ゲート。 特訂出願人１１本′Ｃ″１ｚ気株式会社代 理 人 弁
理士 内 、［９汗
Claims (1)
- １、アナログ・ディジタル変換器を内蔵するシングルチ
ップ・マイクロコンピュータにおいて、テスト用入力端
子と、前記テスト用入力端子からのテスト信号により前
記アナログ・ディジタル変換器のディジタル値を内部デ
ータバスに出力しアナログ・ディジタル変換器の同期信
号を前記シングルチップ・マイクロコンピュータ外へ出
力する手段と、前記内部データバスを出力端子に導出す
る手段を有することを特徴とするシングルチップ・マイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289466A JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289466A JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135543A true JPH02135543A (ja) | 1990-05-24 |
| JPH06100974B2 JPH06100974B2 (ja) | 1994-12-12 |
Family
ID=17743638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289466A Expired - Lifetime JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100974B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636057A (ja) * | 1992-07-17 | 1994-02-10 | Nec Kyushu Ltd | １チップマイクロコンピュータ |
-
1988
- 1988-11-15 JP JP63289466A patent/JPH06100974B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636057A (ja) * | 1992-07-17 | 1994-02-10 | Nec Kyushu Ltd | １チップマイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06100974B2 (ja) | 1994-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |