JPH06100974B2 - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
- Publication number
- JPH06100974B2 JPH06100974B2 JP63289466A JP28946688A JPH06100974B2 JP H06100974 B2 JPH06100974 B2 JP H06100974B2 JP 63289466 A JP63289466 A JP 63289466A JP 28946688 A JP28946688 A JP 28946688A JP H06100974 B2 JPH06100974 B2 JP H06100974B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- chip microcomputer
- test
- data
- data bus
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップ・マイクロコンピュータに関
し、特にアナログ・ディジタル変換器（以下ADCと略
す。）を内蔵するシングルチップ・マイクロコンピュー
タに関する。
し、特にアナログ・ディジタル変換器（以下ADCと略
す。）を内蔵するシングルチップ・マイクロコンピュー
タに関する。
近年、ADC内蔵のシングルチップ・マイクロコンピュー
タが普及している。このシングルチップ・マイクロコン
ピュータは、内蔵されたADCの試験を行うために、PROM
等を利用し、シングルチップ・マイクロコンピュータ外
から命令を入力し、CPUに命令を実行させ、ADCのディジ
タル値と期待値の比較、あるいはディジタル値の出力端
子への導出を行っていた。
タが普及している。このシングルチップ・マイクロコン
ピュータは、内蔵されたADCの試験を行うために、PROM
等を利用し、シングルチップ・マイクロコンピュータ外
から命令を入力し、CPUに命令を実行させ、ADCのディジ
タル値と期待値の比較、あるいはディジタル値の出力端
子への導出を行っていた。
上述した従来のシングルチップ・マイクロコンピュータ
は、内蔵されたADCの試験および特性評価を行うために
シングルチップ・マイクロコンピュータ内のCPUを動作
させるので、試験方法が複雑になるという欠点がある。
は、内蔵されたADCの試験および特性評価を行うために
シングルチップ・マイクロコンピュータ内のCPUを動作
させるので、試験方法が複雑になるという欠点がある。
〔課題を解決するための手段〕 本発明のシングルチップ・マイクロコンピュータは、テ
スト用入力端子と、テスト用入力端子からの信号により
ADCのディジタル値を内部データバスに出力しADCの同期
信号をシングルチップ・マイクロコンピュータ外へ出力
する手段と、前記内部データバスを出力端子に導出する
手段を有している。
スト用入力端子と、テスト用入力端子からの信号により
ADCのディジタル値を内部データバスに出力しADCの同期
信号をシングルチップ・マイクロコンピュータ外へ出力
する手段と、前記内部データバスを出力端子に導出する
手段を有している。
テスト用入力端子からテスト信号を入力することによ
り、ADCのディジタル値をCPUを動作させることなく、出
力端子に導出することができる。
り、ADCのディジタル値をCPUを動作させることなく、出
力端子に導出することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のシングルチップ・マイクロコンピュー
タの一実施例のブロック図である。
タの一実施例のブロック図である。
シングルチップ・マイクロコンピュータ１は、CPU2、AD
C3、周辺装置４、出力ポート５、AD変換結果保持レジス
タ（ADCR）６、データバス７、出力バッファB101〜B10
n,B201〜B20N,B301〜B30N（ｎはADC3の分解能、Ｎはデ
ータバス７のバス幅）、アンドゲート8,11、オアゲート
9,10,12、入力ゲートG101〜G10Nを有している。アンド
ゲート８の出力はテスト信号TESTが“0"で、かつCPU2よ
りデータバス７への出力許可信号OUT1が“1"の時に“1"
になり、CPU2のデータがデータバス７に出力される。オ
アゲート９の出力はテスト信号TESTが“1"または、AD変
換結果読出し信号ADRDが“1"の時に“1"になり、ADCR6
の値がデータバス７に出力される。オアゲート10は、テ
スト信号TESTが“1"またはAD変換開始要求信号ADSTART
が“1"の時に出力が“1"になり、ADC3は変換を開始す
る。アンドゲート11の出力は、テスト信号TESTが“0"
で、かつ周辺装置４よりデータバス７への出力許可信号
OUT2が“1"の時に“1"になり、周辺装置４のデータがデ
ータバス７に出力される。オアゲート12は、テスト信号
TESTが“1"または、出力ポート５の入力バッファオン信
号RORTONが“1"の時に“1"になり、データバス７上のデ
ータが出力ポート５より出力される。
C3、周辺装置４、出力ポート５、AD変換結果保持レジス
タ（ADCR）６、データバス７、出力バッファB101〜B10
n,B201〜B20N,B301〜B30N（ｎはADC3の分解能、Ｎはデ
ータバス７のバス幅）、アンドゲート8,11、オアゲート
9,10,12、入力ゲートG101〜G10Nを有している。アンド
ゲート８の出力はテスト信号TESTが“0"で、かつCPU2よ
りデータバス７への出力許可信号OUT1が“1"の時に“1"
になり、CPU2のデータがデータバス７に出力される。オ
アゲート９の出力はテスト信号TESTが“1"または、AD変
換結果読出し信号ADRDが“1"の時に“1"になり、ADCR6
の値がデータバス７に出力される。オアゲート10は、テ
スト信号TESTが“1"またはAD変換開始要求信号ADSTART
が“1"の時に出力が“1"になり、ADC3は変換を開始す
る。アンドゲート11の出力は、テスト信号TESTが“0"
で、かつ周辺装置４よりデータバス７への出力許可信号
OUT2が“1"の時に“1"になり、周辺装置４のデータがデ
ータバス７に出力される。オアゲート12は、テスト信号
TESTが“1"または、出力ポート５の入力バッファオン信
号RORTONが“1"の時に“1"になり、データバス７上のデ
ータが出力ポート５より出力される。
テスト信号TESTが“1"になった時、アンドゲート8,11の
値は“0"に、オアゲート9,10,12の値は“1"になり、CPU
2,周辺装置４は、データバス７への出力を禁止され、AD
C3は変換を開始し、変換が終了すると変換終了の同期信
号を出力し、変換結果をADCR6に書込む。ADCR6は、書込
まれた変換結果をデータバス７に出力し、出力ポート５
はデータバス７上の変換結果を出力端子に出力する。
値は“0"に、オアゲート9,10,12の値は“1"になり、CPU
2,周辺装置４は、データバス７への出力を禁止され、AD
C3は変換を開始し、変換が終了すると変換終了の同期信
号を出力し、変換結果をADCR6に書込む。ADCR6は、書込
まれた変換結果をデータバス７に出力し、出力ポート５
はデータバス７上の変換結果を出力端子に出力する。
第２図は本発明のシングルチップ・マイクロコンピュー
タの第２の実施例を示すブロック図である。
タの第２の実施例を示すブロック図である。
本実施例のシングルチップ・マイクロコンピュータ1A
は、Ｄタイプのラッチ201,202、立ち上がり検出回路20
3、立ち下がり検出回路204、ラッチ回路207,208、出力
ポート209,210、オアゲート211,213,215,217、アンドゲ
ート205,206,212,214,216,218を有し、他は第１の実施
例と同じである。
は、Ｄタイプのラッチ201,202、立ち上がり検出回路20
3、立ち下がり検出回路204、ラッチ回路207,208、出力
ポート209,210、オアゲート211,213,215,217、アンドゲ
ート205,206,212,214,216,218を有し、他は第１の実施
例と同じである。
第１の実施例ではADC3の分解能ｎとデータバス７のバス
幅Ｎの関係はｎ≦Ｎであったが、第２の実施例では、ｎ
≦２×Ｎとなる。
幅Ｎの関係はｎ≦Ｎであったが、第２の実施例では、ｎ
≦２×Ｎとなる。
オアゲート211は、変換結果の下位ビット読出し信号ADL
RDが“1"またはテスト信号TESTが“1"、かつ変換終了の
同期信号が“0"の時に“1"になり、ADCR6の下位Ｎビッ
トがデータバス７に出力される。オアゲート213は変換
結果の上位ビット読出し信号ADHRDが“1"またはテスト
信号TESTが“1"、かつ変換終了の同期信号が“1"の時に
“1"になり、ADCR6のＮ＋１ビットからｎビットがデー
タバス７に出力される。オアゲート215は、出力ポート2
09のデータラッチ207へのデータ書込み信号P1WRが“1"
またはテスト信号TESTが“1"、かつアンドゲート205が
“1"の時に“1"になり、データバス７上のデータが出力
ポート209のデータラッチ207に書込まれ、出力ポート20
9より出力される。オアゲート217は、出力ポート210の
データラッチ208へのデータ書込み信号P2WRが“1"また
はテスト信号TESTが“1"、かつアンドゲート206が“1"
の時に“1"になり、データバス７上のデータが出力ポー
ト210のデータラッチ208に書込まれ出力ポート210より
出力される。
RDが“1"またはテスト信号TESTが“1"、かつ変換終了の
同期信号が“0"の時に“1"になり、ADCR6の下位Ｎビッ
トがデータバス７に出力される。オアゲート213は変換
結果の上位ビット読出し信号ADHRDが“1"またはテスト
信号TESTが“1"、かつ変換終了の同期信号が“1"の時に
“1"になり、ADCR6のＮ＋１ビットからｎビットがデー
タバス７に出力される。オアゲート215は、出力ポート2
09のデータラッチ207へのデータ書込み信号P1WRが“1"
またはテスト信号TESTが“1"、かつアンドゲート205が
“1"の時に“1"になり、データバス７上のデータが出力
ポート209のデータラッチ207に書込まれ、出力ポート20
9より出力される。オアゲート217は、出力ポート210の
データラッチ208へのデータ書込み信号P2WRが“1"また
はテスト信号TESTが“1"、かつアンドゲート206が“1"
の時に“1"になり、データバス７上のデータが出力ポー
ト210のデータラッチ208に書込まれ出力ポート210より
出力される。
第３図はテスト信号TESTが“1"の時の第２図のシングル
チップ・マイクロコンピュータの動作を示すタイムチャ
ートである。CPU2,ADC3,周辺装置４の動作は第１の実施
例と同じなので省略する。ADC3より時刻t1からt3の２ク
ロック間出力された同期信号は、Ｄタイプラッチ201,20
2により１クロックの遅延がかけられ、時刻t2からt4の
信号となる。立ち上がり検出回路203はＤタイプラッチ2
02の出力が時刻t2で立ち上がるのを検出し“1"を出力
し、アンドゲート205はクロック信号φが“1"の期間
“1"になり、オアゲート215の出力が“1"になり、出力
ポート209のデータラッチ207にデータバス７上のデータ
が時刻t2でラッチされる。この時、オアゲート213は時
刻t1からt3の期間“1"になっているためデータバス７上
にはADCR6の上位データがのっている。したがって、出
力ポート209からはADCR6の上位データが出力される。次
に、時刻t4でＤタイプラッチ202の出力が立ち下がる
時、立ち下がりエッジ検出回路204の出力が“1"にな
り、アンドゲート206がクロック信号φが“1"の期間
“1"になり、オアゲート217が“1"になり出力ポート210
のデータラッチ208にデータバス７上のデータが時刻t4
でラッチされる。この時オアゲート211は時刻t3以降
“1"になっているため、データバス７上にはADCR6の下
位データがのっている。したがって、出力ポート210か
らはADCR6の下位データが出力される。
チップ・マイクロコンピュータの動作を示すタイムチャ
ートである。CPU2,ADC3,周辺装置４の動作は第１の実施
例と同じなので省略する。ADC3より時刻t1からt3の２ク
ロック間出力された同期信号は、Ｄタイプラッチ201,20
2により１クロックの遅延がかけられ、時刻t2からt4の
信号となる。立ち上がり検出回路203はＤタイプラッチ2
02の出力が時刻t2で立ち上がるのを検出し“1"を出力
し、アンドゲート205はクロック信号φが“1"の期間
“1"になり、オアゲート215の出力が“1"になり、出力
ポート209のデータラッチ207にデータバス７上のデータ
が時刻t2でラッチされる。この時、オアゲート213は時
刻t1からt3の期間“1"になっているためデータバス７上
にはADCR6の上位データがのっている。したがって、出
力ポート209からはADCR6の上位データが出力される。次
に、時刻t4でＤタイプラッチ202の出力が立ち下がる
時、立ち下がりエッジ検出回路204の出力が“1"にな
り、アンドゲート206がクロック信号φが“1"の期間
“1"になり、オアゲート217が“1"になり出力ポート210
のデータラッチ208にデータバス７上のデータが時刻t4
でラッチされる。この時オアゲート211は時刻t3以降
“1"になっているため、データバス７上にはADCR6の下
位データがのっている。したがって、出力ポート210か
らはADCR6の下位データが出力される。
以上の動作でADCR6の上位，下位のデータが出力される
ことになる。
ことになる。
以上説明したように本発明は、ADC内蔵シングルチップ
・マイクロコンピュータにおいて、テスト用入力端子信
号により、CPUを動作させることなくADCのディジタル値
と同期信号とを出力端子に導出することにより、シング
ルチップ・マイクロコンピュータに内蔵されたADCの試
験および評価を容易にできる効果がある。
・マイクロコンピュータにおいて、テスト用入力端子信
号により、CPUを動作させることなくADCのディジタル値
と同期信号とを出力端子に導出することにより、シング
ルチップ・マイクロコンピュータに内蔵されたADCの試
験および評価を容易にできる効果がある。
第１図は本発明のシングルチップ・マイクロコンピュー
タの第１の実施例を示すブロック図、第２図は本発明の
シングルチップ・マイクロコンピュータの第２の実施例
を示すブロック図、第３図は第２図の動作を説明するタ
イムチャートである。 1,1A…シングルチップ・マイクロコンピュータ、２…CP
U、３…ADC、４…周辺装置、5,209,210…出力ポート、
６…ADCR、７…データバス、8,11,205,206,212,214,21
6,218…アンドゲート、9,10,12,211,213,215,217…オア
ゲート、201,202…Ｄタイプラッチ、203…立ち上がりエ
ッジ検出回路、204…立ち下がりエッジ検出回路、207,2
08…データラッチ、B101〜B10n,B201〜B20N,B301〜B30N
…出力バッファ、G101〜G10N…入力ゲート。
タの第１の実施例を示すブロック図、第２図は本発明の
シングルチップ・マイクロコンピュータの第２の実施例
を示すブロック図、第３図は第２図の動作を説明するタ
イムチャートである。 1,1A…シングルチップ・マイクロコンピュータ、２…CP
U、３…ADC、４…周辺装置、5,209,210…出力ポート、
６…ADCR、７…データバス、8,11,205,206,212,214,21
6,218…アンドゲート、9,10,12,211,213,215,217…オア
ゲート、201,202…Ｄタイプラッチ、203…立ち上がりエ
ッジ検出回路、204…立ち下がりエッジ検出回路、207,2
08…データラッチ、B101〜B10n,B201〜B20N,B301〜B30N
…出力バッファ、G101〜G10N…入力ゲート。
Claims (1)
- 【請求項１】アナログ・ディジタル変換器を内蔵するシ
ングルチップ・マイクロコンピュータにおいて、 テスト用入力端子と、前記テスト用入力端子からのテス
ト信号により前記アナログ・ディジタル変換器のディジ
タル値を内部データバスに出力しアナログ・ディジタル
変換器の同期信号を前記シングルチップ・マイクロコン
ピュータ外へ出力する手段と、前記内部データバスを出
力端子に導出する手段を有することを特徴とするシング
ルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289466A JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289466A JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135543A JPH02135543A (ja) | 1990-05-24 |
| JPH06100974B2 true JPH06100974B2 (ja) | 1994-12-12 |
Family
ID=17743638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289466A Expired - Lifetime JPH06100974B2 (ja) | 1988-11-15 | 1988-11-15 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100974B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098327B2 (ja) * | 1992-07-17 | 2000-10-16 | 九州日本電気株式会社 | １チップマイクロコンピュータ |
-
1988
- 1988-11-15 JP JP63289466A patent/JPH06100974B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135543A (ja) | 1990-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |