JPH02136902A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メカ制御におけるパルス出力において、特に
複数のパルスを連続的に出力するデータ処理装置に関す
る。

〔従来の技術〕

昨今、メカ制御においては、マイコン（マイクロコンピ
ュータ）が利用されている。基本的には、マイコンから
出力されるＰＷＭ出力パルスによって弁の開閉や、モー
タの駆動などを直接行なっているのが一般的である。

第７図は、４木のパルス出力を行なう場合のパルス出カ
バターン例を示している。−数的にパルス出力制御は、
何らかの基準信号の発生から、ある時間の遅れをもって
パルスをアクティブ（ハイレベル）にし、パルス出力が
アクティブ（ハイレベル）の期間、メカを駆動するとい
う方法をとっている。この場合の、ある時間の遅れとい
うのは、パルスを出力するタイミングを意味し、またパ
ルス出力がアクティブの期間（すなわちアクティブパル
ス＠）というのは制御量そのものを意味している。

以下、第８図と第９図を参照しながら従来のパルス発生
装置を説明する。第８図は従来のパルス発生装置のブロ
ック図、第９図は従来の周辺ハードウェアのブロック図
である。第８図は、ＣＰＵ２５０、アドレスバス２１４
．データバス２０５゜ＩＮＴＣ２４０，フログラムメモ
リ２１２．データメモリ２１３２周辺ハードウェア２５
１から構成されている。

ＣＰＵ２００は、算術論理演算ユニット（以下ＡＬＵと
記す）２０１．テンポラリレジスタ２０２゜汎用レジス
タ２０３．アドレスバッファ２０４（図ではＡＢで表現
されている）、マイクロアドレス（以下μアドレスと記
す）生成部２０６゜μ’ＲＯＭ２０９．ＰＣ２０７，Ｐ
ＳＷ２０８．　タイミング制御部２２５から構成される
。

またＩＮＴＣ２４０には、割り込み要求フラグ２１５が
あり、タイミング制御部２２５に対し、割り込み要求信
号２１８を出力する。タイミング制御部２１０は、ＩＮ
ＴＣ２４０に対し割り込み要求クリア信号２】７を出力
する。

ＩＮＴＣ２４０は、外部のハードウェアから幾つかの割
り込み信号を受は付け、各割り込みソースに割当られた
優先順位を判別し、最も高い優先順位をもった割り込み
ソースを一つ選択し、その割り込みソースに対応した割
り込み要求フラグ２１５をセットする。割り込み要求フ
ラグ２】５は、割込み要求がｎ個あるときに、ｎ個設定
されているが、図中には１個だけ記載されている。また
外部のハードウェアからの割り込み信号や、優先順位判
別部などは、特に図示していない。

従来からの割り込み処理は、通常ベクタ割り込みと呼ば
れ、メモリ空間中にベクタテーブル空間が予め設定され
、この空間には各割り込みソースに対応した、割り込み
処理プログラムのエントリアドレスが格納されている。

ベクタ割り込みが発生すると、割り込みソースに対応し
たエントリアドレスへ分岐する。

次に第９図を用いて、周辺ハードウェア２５１の構成を
説明する。周辺ハードウェア２５］は、クロックをベー
スとした第１乃至第４のダウンカウンタ９０１・〜９０
４と、ポートレジスタ９０９と、出カポ−）ＰＯ〜Ｐ３
から構成され、ポートＰＯ〜Ｐ３に対応した基準信号０
〜３が入力されている。基準信号Ｏ〜３は、また、ＩＮ
ＴＣ２４０に入力され、それぞれポー）ＰＯ〜Ｐ３につ
いての割り込み要求を行なう。ダウンカウンタ０〜３は
、データバス２０５からのカウント値の書き込みで、カ
ウント動作を開始し、ダウンカウンタからのポローの発
生で、ＩＮＴＣ２４０に対し割り込み要求を発生すると
ともに、各ダウンカウンタのカウントを停止する構成に
なっている。また、出力パルスの制御は、データバス２
０５から、ポートレジスタ９０９に出力レベルを直接書
き込むことで行なっている。

以下、ポートＰＯにおける基準信号０が発生したところ
から説明を行なう。

通常の命令処理では、ＰＣ２０７に格納されたプログラ
ムアドレスが、アドレスバッファ２０４に転送され、ア
ドレスバス２１４をドライブし、プログラムメモリ２Ｊ
、２から次に実行すべき命令がフェッチされる。

取り込まれた命令は、データバス２０５を経由し、μア
ドレス生成部２０６に転送される。μアドレス生成部２
０６は、命令コードからμＲＯＭ２０９のアドレスを生
成する。以降、μＲＯＭ２０９に格納されている該命令
に対するμプログラムの指令に従い、汎用レジスタ２０
３．ＡＬＵ２０１．テンポラリレジスタ２０２などを操
作することで命令の処理を行なう。

ＩＮＴＣ２４０は、ＣＰＵ２５０の処理とは独立に、周
辺ハードウェアから割り込み要求が発生しているか否か
を絶えずサンプルし、要求が発生していれば要求を１つ
選択し、そのソースに対応する割り込み要求フラグ２１
５をセットする。

さて、基準信号０が入力されると、ＩＮＴＣ２４０に対
し割り込み要求を発生し、ＩＮＴＣ２４０が要求を受は
付は割り込み要求フラグ２１５がセットされれば、割り
込み要求信号２１８がタイミング制御部２２５に対して
出力される。

μプログラムの最後の指令は、通常割り込みが発生して
いるかいないかを検知するための指令で、この指令が出
るとタイミング制御部２２５は、割り込み要求信号２１
８の有無をサンプルする。割り込み要求信号２１８がア
クティブであれば、割込み要求クリア信号２１７をＩＮ
ＴＣ２４０に対し出力し、割り込み要求フラグ２１５を
クリアする。

次にＰＣ２０７とＰＳＷ２０８をスタックポインタ（Ｃ
ＰＵ２５０中に設定されているレジスタであるが図示は
していない）が指し示すスタック空間に退避し、データ
メモリ２１３中の特定のアドレスに設定されているベク
タテーブルに格納されている割り込みソースに対応する
割り込み処理プログラムのエントリアドレスを読み出し
、データバス２０５経由でＰＣ２０７に設定する。ＰＣ
２０７に新たに設定されたプログラムアドレスから割り
込み処理プログラムは実行を開始する６基準信号０によ
る割り込み処理要求に基く割込み処理プログラムは、ボ
ー）ＰＯからのパルス出力開始タイミングを規定する割
り込み処理で、Ｃ！ＰＵ　２５０は、基準信号０の発生
からボー）ＰＯのパルス出力をアクティブにするまでの
期間に相当するデータをダウンカウンタ０に書き込む。

割り込み処理プログラムを終了する命令の処理では、ス
タック空間に退避してあったＰＯ値。

ｐｓｗ値をそれぞれＰＣ２０７，ＰＳＷ２０８へ復帰す
ることで、割り込みが発生した時点の次の命令から処理
を再開する。

またダウンカウンタ０は、上述したＣＰＵ２５０による
データの書き込みが行なわれると、これに同期してダウ
ンカウンタを開始する。

次に通常の命令実行中、パルス出力開始タイミングを示
す。ダウンカウンタＯからのポルー信号９１１が発生す
ると、前述の説明と同様に、ＩＮＴＣ２４０が割り込み
要求を受は付け、割り込み要求信号２１８がタイミング
制御部２２５に対して出力される。

μプログラムから、割り込みが発生しているかいないか
を検知するための指令が発生すると、タイミング制御部
２２５は、割り込み要求信号２１８の有無をサンプルす
る。

割り込み要求信号２１８がアクティブであれば、割込み
要求クリア信号２１７をＩＮＴＣ２４０に対し出力し、
割込み要求フラグ２１５をクリアする。

次にＰＣ２０７とＰＳＷ２０ｇをスタック空間に退避し
、データメモリ２１３中の特定のアドレスに設定されて
いるベクタテーブルに格納されている割り込みソースに
対応する割り込み処理プログラムのエントリアドレスに
分岐し、割り込み処理プログラムは実行を開始する。

この割込み処理プログラムは、まずポートレジスタ９０
９の内容を読み込み、ポートレジスタ９０９０ビツトＯ
が“０”であることから、ボー）ＰＯにおけるパルス出
力を立ちあげる割り込み処理となり、ポートレジスタ９
０９のビット０を“１”に設定することで、ボー）ＰＯ
からの出力パルスをハイレベルにし、パルス出力を開始
スる。

割り込み処理プログラムを終了する命令の処理では、ス
タック空間に退避してあったＰＯ値。

ｐｓｗ値をそれぞれＰＣ２０７，ＰＳＷ２０８へ復帰す
ることで、割り込みが発生した時点の次の命令かρ）処
理を再開才４〕。

次に通常（））命？、−実行中、今一度目、パルス出力
終了タイミ〕／ゲタ示す。り゛ランカウンタ０からのボ
ロー信壮９１１が発生すると、前述の説明と同様に、Ｉ
ＮＴＣ２４０が割り込み要求を受は付け、割り込み要求
信号；；１８がタイミング制御部２２５に対１．て出力
′される。

μプログラムから、割り込みが発生しているかいないか
を検知するための指令メバ発生すると、タイミング制御
部２２５は、割り込み要求信号２１８の有無をす゛／プ
ルする。

割り込み要求信号２１８がアクティブであれば、割０込
み要求、シリア信号２１７をＴＮＴＣ２４０に対し出力
１７、割り込み要求フラグ２１５をクリアする、 次ｉ：’Ｊ”Ｃ２０７とＰ　Ｓ　Ｖ＝’　２０８をスタ
、、、　夕空間に３Ｆｈ　Ｍ　＋、　、デー・少メモリ
２１３中の特定のアドレスに設定されているベクタテー
ブルに格納されている割り込みソーストご対応する割り
込み処理プログラムの！６ン■・す゛アドレスに分岐ｔ
７、割り込み処理ブ・１グラムは実行を開始するつ この割込み処理プログラムは、まず・ｆミートレジスタ
９０９の内容を読み込み、ボー）　Ｌ＝＝ジスタ９０９
のビット０がパ１″であることから、トートＰ　Ｏにお
けるパルス出力を立ち下げる割り込み処理となり、ボー
　ｌ−レジスタ９０９のビットＯを・′″０”に設定す
ることで、ポートＰＯからの出力パルスをロウ：ノヘル
に１〜、パルス出力を終了ｆ　、７．。

割り込み処理プログラムを終Ｔする命令の処理では、ス
タック空間に退避してあったｐ　Ｃ値。

ＰＳＷ値をそれぞれＰＣ２０７，ＰＳＷ２０８へ復帰す
ることで、割り込みが発生した時点の次の命令から処理
を再開する。

同様の処理を、ポートＰ１からボー・トＰ３に対１〜て
も同様に行なり８以上、種々あるパルス出力制御方法の
１例り：示１，２だが、基本的に（大同様の処理方法で
制御が行なわれろ。

〔発明が解決１−７ようとする課題Ｊ 前述１．た。１うに、マイクロコンビュ〜りは、パルス
出力発生のための基準信号を、割り込み信号と１，５て
受は付け、割り込み処理プログラムに１、って、パルス
の立ら」−げ、立ち下げなどの制御を行っでいるため、
基準信号の発生回数が増えると、基準信号割り込み、パ
ルスの立ち上がりタイミング、立ち下げタイミングなど
の割り込み要求も多く発生１７、その際のＰＣ，ＰＳＷ
のスタックへの退避や、割り込み処理プログラムからメ
イン処理へ戻る時、ヘタツクの内容をＰＣ，ＰＳＷへ復
帰する処理が頻繁に発生し、退避、復帰に割かれるＣＰ
Ｕ時間が膨大なものになる、 一方、ＣＩ）　Ｕはパルスの制御の他に、その他のデ・
−夕処理など種々雑多な仕事を行な、：）でおり、出力
パルス周波数が高くなると、これらのメイン処理に割か
れるＣ　ＰＴＪ時間が少なくなり、場合によっては全く
できない処理が発生することも起こり得る。従って、昨
今の高速、高精度のメカ制御ニオケるマ・ｆクロ１ンビ
ュータによる制御は非常に難し２いものになっている。

加★で、パルス出力の立ちあげと立ち下げの各タイミン
グにおける割り込み処理を、従来からのソフトウェア処
理だけで制御すイ）方法では、割り込み要因が発生１〜
てから割や）込み処理プログラノ、が開始するまでの時
間の遅れや、ポートへのｆ・−タ書き”込み時間による
遅れなどが発生し、精度の高い制御ができないゃ さらに、従来のパルス発生装置は、ダウンカウンタにつ
いての名基準信号および各ダ・シンカラ〕／り毎に割り
込み処理要求を行なうため、出力パルス数の増力旧ｚ二
伴う基準信号とダウンカウンタの増加により、ＩＮＴＣ
内の割り込み要求フラグも増加し、また割り込み要求信
号線も増加するため、ＩＮＴＣと周辺バー・ドウエア間
の配線領域も璽；ン、システム全体のハードウェア量が
増えることにより、製品コスＩ・を上げて１−まうこと
になＺｌ。

〔課題を解決するための手段〕

本発明は、ＰＣとＰＳＷと汎用レジスタ八μＲＯＭを含
むＣＰＵと、ＣＰＵへ非同則に処理要求な発生するＩＮ
ＴＣと５プログラムメモリと、デークラメモリと、周辺
回路とを有する処理装置に於いて、周辺回路は第１のタ
イマと、第」のコンベアレジスタと、キャプチャレジス
タと、第２のタイマと、第２のフンペアレジスタと、パ
ルス発生用の複数の出力ポートと、該出力ポートに対し
選択的にセットパルスを発生する手段と含んで構成され
、且つＩＮＴＣは、従来の割り込み処理要求の発生に加
え、所定のデータ処理の要求を発生する手段と、従来の
割込み処理要求と前記所定のデータ処理の要求を識別す
るための形態指示手段を備え、且つデータメモリ内には
所定のデータ処理の処理形態を指定する処理形態情報が
格納され、ＩＮＴＣからの所定のデータ処理の要求がＣ
ＰＵに対して発生されると、ＣＰＵは形態指示手段が所
定のデータ処理を指示していることを検知した場合には
、命令実行処理を中断し、処理形態情報に従い、第１の
コンベアレジスタと、キャプチャレジスタと、データメ
モリを操作することで複数の出力ポートからのパルス発
生を制御するという特徴を有している。

このように、パルス出力開始タイミングを与える専用の
ハードウェアと、パルス出力終了タイミングを与える専
用のハードウェアを備えており、したがって、パルス出
力開始タイミングを割り込み要求信号として受付た際、
ＰＣ，ＰＳＷをスタック空間に退避する事なしに、事前
に設定されたデータに基すきパルス出力終了タイミング
を設定する事で、複数のパルス出力ポートに対してのパ
ルス出力制御を行うことができる。

〔実施例〕

以下、図面により本発明を詳述する。

本発明に基づく第１の実施例を第１図と第２図を参照し
て説明する。第１図は第１の実施例の周辺ハードウェア
のブロック図、第２図は第１の実施例を示すパルス発生
装置のブロック図である。

本発明のパルス発生装置は、ＣＰＵ２００．アドレスバ
ス２１４．データバス２０５．ＩＮＴＣ２１１、プログ
ラムメモリ２１２．データメモリ２１３、周辺ハードウ
ェア２２１から構成されている。

ＣＰＵ２００は、ＡＬＵ２０１．テンポラリレジスタ２
０２．汎用レジスタ２０３．アドレスバッファ２０４（
図ではＡＢで表現されている）。

μアドレス生成部２０６．μＲＯＭ２０９．ＰＣ２０７
、ＰＳＷ２０８．タイミング制御部２１０から構成され
る。

またＩＮＴＣ２１１は、割り込み要求フラグ２１５と形
態指定フラグ２１６から構成され、タイミング制御部２
１０に対し、割り込み要求信号２１８と形態指定手段２
２０を出力する。タイミング制御部２１０は、ＩＮＴＣ
２１１に対し割り込み要求クリア信号２１７と形態変更
信号２１９を出力する。

ＩＮＴＣ２１１は、外部のハードウェアから幾つかの割
り込み信号を受は付け、各割り込みソースに割当てられ
た優先順位を判別し、最も高い優先順位をもった割り込
みソースを一つ選択し、その割り込みソースに対応した
割り込み要求フラグ２１５をセットする。割り込み要求
フラグ２１５と形態指定フラグ２１６は、割り込み要求
がｎ個あるときに、それぞれｎ個設定されているが、゛
図中には１組だけ記載されている。また、外部のハード
ウェアからの割り込み信号や、優先順位判別部などは、
本発明の主旨に直接関係ないため、特に図示はしていな
い。

ＩＮＴＣ２１１からの割り込み要求を、ＣＰＵ２００は
２通りの形態で処理することができる。

１つは従来からのベクタ割り込み処理で、もう１つは、
本発明の主旨であるところの処理形態で、割り込みが発
生すると、ベクタテーブルは参照せず、データメモリ２
１３中の特定アドレスに予め設定されている処理形態情
報に基づき、所定のデータ処理を実行する形態である。

以下、この所定のデータ処理のことをマクロサービスと
記す。

ベクタ割り込みかマクロサービスかの指定は、形態指定
フラグ２１６で行ない、ＣＰＵ２００から形態指定フラ
グ２１６に“０”が設定されている時にはベクタ割り込
みとして、“１”が設定された時にはマクロサービスと
して指定される。

以下、本発明による専用ハードウェア構成と、マクロサ
ービスによるパルス出力処理のフローを説明する。まず
周辺ハードウェア２２１の構造な第１因に示す。

周辺ハードウェア２２１は、クロックをベースとしたフ
リーランニングタイマ１００．フリーランニングタイマ
１００に対して比較動作を行うフンペアレジスタ１０１
　（図中にＣＯＭＰＯと記載）と１０２（図中にＣＯＭ
Ｐｌと記載）と１ｏ３（図中にＣＯＭＰ２と記載）と１
０４　（図中にＣＯＭＰ３と記載）、キャプチャレジス
タ１ｏ５　（図中にＣＡＰと記載）、ビット選択レジス
タ１０９（図中にＳＲと記載）、外部パルスＴ１をカウ
ントソースとするイベントカウンタ１ｏ６、イベントカ
ウンタ１０６に対して比較動作を行うコンベアレジスタ
１０７（図中にＣＯＭＰＡ左記載）、出カポ−）ＰＯ〜
Ｐ３から構成される。

一致信号１１１，１１２，１１３，１１４はそれぞれコ
ンベアレジスタ１０１，１０２，１０３゜１０４から出
力され、一致信号１．１７はフンペアレジ〉スタ１０７
から出力される。キャプチャレジスタ１０５は一致信号
１１７が出力さｈると、こ九に同期してフリーランニン
グタイマ１００の値を格納する。フリーランニングタイ
マ１００に入力されるクロックは、制御の許容誤差範囲
内の分解能を持っている。

また、イベントカウンタ１０６には、カウントソースと
して外部事象の変化量を示す外部入力信号（例えば、ク
ランク軸の回転角を表す信号など）Ｔ１が入力されてお
り、コンベアレジスタ１０７はこのイベントカウンタ１
．０６に対して比較動作を行い一致信号１１７を発生す
る。イベントカウンタ１０６は外部クリア信号１３０に
よってクリアされる。外部クリア信号１３０は、従来例
の時に記述した基準信号に相当し、基準信号の発生毎に
タイマ、１０６をクリアする構成をとっている。

次に、本発明のマクロサービスの処理形態を指定する処
理形態情報について説明する。第３図は処理形態情報の
構成を示す。処理形態情報はデータメモリ２１３中の特
定のアドレスに配置され、本例の処理形態情報は、チャ
ネルポインタを有する１バイトのヘッダ部と、チャネル
ポインタによって指し示される８バイトのマクロサービ
スチャネルによって構成される。

本例のマクロサービスチャネルは４本のパルス出力を想
定した構成となっており、パルス幅を指定するワードデ
ータ（ＰＯ・−Ｐ３用）から構成されている。

ワードデータ０，１，２．３はそれぞれポートＰＯ，Ｐ
Ｉ、Ｐ２．Ｐ３から出力されるパルス出力のパルス幅を
規定するワードデータで、この値を基にしてコンベアレ
ジスタ１０１，１０２，１０３゜１０４には、それぞれ
ボー）ＰＯ，ＰＬ、Ｐ２゜Ｐ３のパルス出力をリセット
するワードデータが。

ＣＰＵ　２００によって格納される。

本例のマクロサービスは、コンベアレジスタ１０７から
の一致信号１１７によって起動される。

マクロサービスが起動される以前に、ＣＰＵ２００はマ
クロサービスチャネルやハードウェアに対し初期化を行
なう。また、ビット選択レジスタ１０９には、最初にパ
ルスを出力すべきポートがＰＯであることを指定するた
めに、ポートＰＯに対応するビットだけを１にそれ以外
を０に設定しておく。

また、イベントカウンタ１０６に対し比較動作を行うコ
ンベアレジスタ１０７には、外部クリア信号１３０の発
生タイミングで起動さｈるベクタ割り込み処理プログラ
ム中で、基準信号発生からパルス立ちあげタイミングま
でに相当するデータがＣＰＵ２００によって設定される
。

第４図は、本例のマクロサービスをフローチャートで示
したもので、実際にはμプログラム制御となっている。

以下、第１図乃至第４図および第７図を参照しながら、
マクロサービスの詳細な説明を行なう。

まず最初にイベントカウンタ１０６ｒこ対するフンペア
レジスタ１０７からの一致信号１１７が発生すると、５
Ｒ１０９の初期値から、ポートＰＯのＲＳフリップフロ
ップだけセットされ、ポートＰＯからの出力パルスがハ
イレベルになる。同時ニ、一致Ｍ　号１１７によって、
フリーランニングタイマ１００の値はキャプチャレジス
タ１０５に格納される。また一致信号１】７け、割込み
要求をＩＮＴＣ２ｉ　１に対し発生する。

ＩＮＴＣ２１１が一致信号１１７０割込み要求を受は付
けると、このソースに対応する割込み要求フラグ２１５
をセットし、割込み要求信号２１８をアクティブにする
。

タイミング制御部２１０は、命令処理の終りで要求信号
２１８をサンプルし、アクティブであるため、形態指定
手段２２０をサンプルする。形態指定手段２２０がマク
ロサービスを示す“１”であることを検知すると、ＰＣ
２０７，ＰＳＷ２０８を保持したまま、μＲＯＭ２０９
のマクロサービス処理エントリアドレスを生成し、マク
ロサービスを開始する。

以降、マクロサービスのμフログラム指令に従って処理
される。処理フローの説明を第４図のフローチャートに
そって進める。

まず最初に、一致信号１１７を割り込みソースとするマ
クロサービスのヘッダを、データメモリ２１３中の特定
アドレスから読み出し、マクロサービスチャネルの位置
を検出する。

次に、５Ｒ１０９の内容を読み込み、ボー）ＰＯを示す
ビットに１が立っていることからこのビットに対応する
マクロサービスチャネル中のワードデータ０とキャプチ
ャレジスタ１０５の内容とを、ＡＬＵ２０１を利用して
加算し、その結果をコンベアレジスタ１０１に格納する
。

次に、５Ｒ１０９の左シフト処理を実行し、ポートＰ１
に相当するビットだけ１にセットする。

次にμプログラムの指令で、タイミング制御部２１０は
、割込み要求クリア信号２１７をＩＮＴＣ２１１に対し
出力し、割込み要求フラグ２１５をリセットしてマクロ
サービス処理を終了する。

マクロサービス処理が終了すれば、タイミング制御部２
１０は保持しテイタＰｃ　２０７　、　Ｐ　５Ｗ２０８
の値から通常の命令処理を再開する。

この後、コンベアレジスタ１０１からの一致信号１１１
０発生によってＰＯのＲＳフリップフロップがリセット
されて、ボー）ＰＯに対するパルス出力は終了する。こ
の時には、一致信号１１１によるＩＮＴＣ２１１に対し
ての割込み要求の発生はない。

また上記のマクロサービス処理の後、クリア信号１３０
の発生によってイベントカウンタ１０６はクリアされベ
クタ割り込み処理が発生する。再びコンベアレジスタ１
０７に設定した値と一致すレバ、コンベアレジスタ１０
７は一致信号１１７を発生することになる。

以上の処理をボー）ＰＯからＰ３まで全く同様に繰り返
す。ポートＰ３に対するセットタイミングによって起動
されるマクロサービスでは、やはり前述したマクロサー
ビス処理の通りに、最初に５Ｒ１０９の内容を読み込み
、ボー）Ｐ３を示すビットに１が立っていることから、
このビットに対応するマクロサービスチャネル中のワー
ドデータ３と、キャプチャレジスタ１０５の内容を、Ａ
ＬＵ　２０１を利用して加算し、その結果をコンベアレ
ジスタ１０４に格納する。

４回目のマクロサービス処理で５Ｒ１０９の左シフト処
理を実行すると、５Ｒ１０９からのシフトアウトが発生
するため、μプログラムの指令でタイミング制御部２１
０は、形態変更信号２１９をＩＮＴＣ２１１に対し出力
し、形態指定フラグ２１６をリセットする。

ＩＮＴＣ２１１は、割込み要求フラグ２１５がセット状
態で、形態指定フラグ２１６がリセット状態であるため
、今度は通常のベクタ割込み要求をＣＰＵ２００に対し
発生し、以下前述したベクタ割込み処理を実行する。

割込み処理プログラムは、４つのポートのパルス出力が
一巡したところで起動され、ＳＲＩ　０９を初期状態に
再設定し、ポートＰＯからのパルス出力に備える。

以上、第７図に示すパルスパターンについて説明してき
たが、その他の如何なる構成のパルスパターンについて
も、本マクロサービス処理は適用できる。

また本実施例におけるイベントカウンタ１０６は、外部
クリア信号１３０でクリアされた後、コンベアレジスタ
１０７に設定した所定の値の数の外部パルスＴ１をカウ
ントすると、コンベアレジスタ１０７は一致信号１１７
を発生し、所定のポートからのパルス出力をハイレベル
にする。これは、ある基準信号（外部クリア信号１３０
）の後、パルス出力をハイレベルにするまでの所定の物
理ＪＬ　（コンベアレジスタ１０７の値＊外部パルスＴ
Ｉ）を計測していることになる。これに対し、クロック
をベースにするフリーランニングタイマ１００とコンベ
アレジスタ１０１，１０２，１０３゜１０４は、コンベ
アレジスタ１０７による一致信号１１７の発生後、各コ
ンベアレジスタに割り当てられたワードデータ分のクロ
ックをカウントすると、ポートからのパルス出力を四つ
レベルにする。これは、パルス出力のハイレベルの幅だ
けの、クロックを単位とする所定の時間！（ワーＶデー
タ０，１．２，３）を計測していることになる。

また本実施例では、５Ｒ１０９からのシフト処理の結果
、シフトアウトが発生した場合、ベクタ割込みを発生さ
せ、割込み処理プログラムで初期化を行なう方法を示し
たが、これはエンジンの状態に応じて何等かの補正処理
が必要となった場合、その補正タイミングを与える目的
で設定したが、そのような補正処理を必要としないシス
テムにおいては、５Ｒ１０９にローテート処理を実行し
、ビット３からのシフトアウトがビット０に転送される
様に、マクロサービス処理を変更すれば、ベクタ割込み
の発生なしにマクロサービス処理だけで、完全なパルス
出力制御が可能となる。

なお、本実施例では、パルス出力開始タイミングをＴ１
による系で制御し、パルス出力終了タイミングをクロッ
クによる系で制御する方法を示したが、図１において、
フリーランニングタイマ１００をイベントカウンタに、
またイベントカウンタ１０６をフリーランニングタイマ
に設定すれば、系は逆になり、応用に合わせた選択も可
能である。

次に、本発明の第２の実施例を示す。第５図は第２の実
施例の周辺ハードウェアのブロック図、第６図は第２の
実施例を示すパルス発生装置のブロック図である。

本発明のパルス発生装置は、ＣＰＵ５９０．アドレスバ
ス２１４．データバス２０５．ＩＮＴＣ５１１、プログ
ラムメモリ２１２．データメモリ２１３、周辺ハードウ
ェア５２１から構成されている。

ＣＰＵ５９０は、ＡＬＵ２０１．テンポラリレジスタ２
０２．汎用レジスタ２０３．アドレスバッファ２０４（
図ではＡＢで表現されている）、μアドレス生成部２０
６．μＲＯＭ２０９．ＰＯ２０７、ＰＳＷ２０８．タイ
ミング制御部５８０から構成される。

またＩＮＴＣ５１１は、割り込み要求フラグ２１５と形
態指定フラグ２１６から構成され、タイミング制御部５
８０に対し、割り込み要求信号２１８と形態指定手段２
２０を出力する。タイミング制御部５８０は、ＩＮＴＣ
５１１に対し割り込み要求クリア信号２１７と形態変更
信号２１９を出力する。

ＩＮＴＣ５４１は、外部のノ１−ドウエアから幾つかの
割り込み信号を受は付け、各割り込みソースに割当てら
れた優先順位を判別し、最も高い優先順位をもった割り
込みソースを一つ選択し、その割り込みソースに対応し
た割り込み要求フラグ２１５をセットする。割り込み要
求フラグ２１５と形態指定フラグ２１６は、割込み要求
がｎ個あるときに、それぞれｎ個設定されているが、図
中では１組だけ記載されている。また、外部のハードウ
ェアからの割り込み信号や、優先順位判別部などは、本
発明の主旨に直接関係ないため、特に図示はしていない
。

周辺ハードウェア５２１は、クロックをベースとしたフ
リーランニングタイマ５００、フリーランニングタイマ
５００に対して比較動作を行うコンベアレジスタ５０１
　（図中にＣＯＭＰＯと記載）と５０２（図中にＣＯＭ
ＰＩと記載）と５０３（図中にＣＯＭＰ２と記載）と５
０４（図中にＣＯＭＰ３と記載）、キャプチャレジスタ
５０５（図中にＣＡＰＡと記載）、ビット選択レジスタ
５０９（図中にＳＲと記載）、外部パルスＴ１をカウン
トソースとするイベントカウンタ５０６、イベントカウ
ンタ５０６に対して比較動作を行うコンベアレジスタ５
０７　（図中にＣＯＭＰＡ、！：記載）、所定のタイミ
ングでイベントカウンタ５０６の値を格納するキャプチ
ャレジスタ５０８（図中にＣＡＰＥと記載）、出カポ−
）ＰＯ〜Ｐ３から構成される。

一致信号５１１，５１２，５１３，５１４はそれぞれコ
ンベアレジスタ５０１，５０２，５０３゜５０４から出
力され、一致信号５１７はコンベアレジスタ５０７から
出力される。キャプチャレジスタ５０５は一致信号１１
７が出力されると、これに同期してフリーランニングタ
イマ５００の値を格納する。キャプチャレジスタ５０８
は外部基準信号５３５が入力されると、これに同期して
イベントカウンタ５０６の値を格納する。フリーランニ
ングタイマ５００に入力されるクロックは、制御の許容
誤差範囲内の分解能を持っている。

また、イベントカウンタ５０６には、カウントソースと
して外部事象の変化量を示す外部入力信号Ｔ１が入力さ
れており、コンベアレジスタ５０７にはこのイベントカ
ウンタ５０６に対して比較動作を行い一致信号５１７を
発生する。

一致信号５１７によるマクロサービスの起動およびパル
ス出力を制御する動作は、実施例１での一致信号１１７
によるマクロサービスの起動およびパルス出力の制御と
同様であるので説明は省略し、ここでは、イベントカウ
ンタ５０６と、コンベアレジスタ５０７と、キャプチャ
レジスタ５０８および外部基準信号５３５の間の動作を
説明する。

まずキャプチャレジスタ５０８は、外部基準信号５３５
が入力されると、これに同期して、イベントカウンタ５
０６の値を格納する。外部基準信号５３５は、またコン
ベアレジスタ５０７の設定データ更新を要求する割り込
み要求信号となっていて、工ＮＴＣ５１１に入力されコ
ンベアレジスタ５０７０更新を割り込み処理要求を行う
。

この割り込み処理要求に対する割り込み処理は、ここで
はベクタ割り込み処理によるものとすると、ＣＰＵ５９
０は、キャプチャレジスタ５０８の内容と、外部基準信
号５３５０発生からパルス出力開始タイミングまでの期
間に相当する所定のパルス幅データとの加算を実行し、
その加算結果なコンベアレジスタ５０７に格納する、と
いう処理を実行する。

この後、コンベアレジスタ５０７とイベントカウンタ５
０６の値とが一致すると、コンベアレジスタ５０７は一
致信号５１７を発生する。

以上の通り、実施例１で外部クリア信号１３０によって
イベントカウンタ１０６をクリアし、コンベアレジスタ
１０７に一致信号１１７を発生させる代わりとして、本
実施例では、キャプチャレジスタ５０８を用いてコンベ
アレジスタ５０７を割り込み処理によって更新してゆく
ことで一致信号５１７を発生させることができ、実施例
１と同様にこの一致信号５１７によって制御されるポー
トからのパルス出力の制御を実現することができる。

その他の動作に関しては、第１の実施例と全く同様であ
るため、詳細な説明は割愛する。

〔発明の効果〕

以上説明した通り本発明は、パルス出力開始タイミング
の割り込みを、マクロサービスによって処理し、ベクタ
割り込み要求を発生しないため、パルス出力の周波数が
増しても、割り込み処理プログラムへ以降する際のＰＣ
，ＰＳＷのスタックへの退避や、割り込み処理プログラ
ムからメイン処理へ戻る時、スタックの内容をｐｃ、ｐ
ｓｗへ復帰する処理でＣＰＵ時間を占めることがない。

また、最近の高速、高精度の制御が要求されるメカ制御
においては、精度の高いパルス出力制御が必要となって
きていることに対しても、パルス出力開始タイミング、
及びパルス出力終了タイミングを与えるコンベアレジス
タからの一致信号で、直接ポートを制御し出力パルスを
生成することで、割り込み要因が発生してから割り込み
処理プログラムが開始するまでの時間の遅れや、ポート
へのデータ書き込み時間による遅れなど無しに、最小の
誤差で制御できるため、出力パルス幅の調節を高い精度
で行なうことができる。

加えて、本発明のパルス発生装置は、専用の１組のイベ
ントカウンタとコン１ペアレジスタで各気筒のパルス出
力開始タイミングを与え、複数のコンペアレジスタが各
ポート毎にパルス出力終了タイミングを与える方式をと
っているため、パ・ルス出力数が６，８と増えても、パ
ルス出力終了タイミングを与えるコンベアレジスタとマ
クロサービスチャネル内のワードバッファの数を増やす
だけで全く同様な制御が可能となる。さらに、ＩＮＴＣ
に対する割り込み要求信号は、常に、単一のコンベアレ
ジスタが発生するだけであるので、ＩＮＴＣ内の割り込
み要求フラグ、ＩＮＴＣと周辺ノ１−ドウエア間の配線
領域等のハードウェアの増加はない。従って、本発明の
パルス発生装置は、最小限のハードウェアの追加により
気筒数の増加にも容易に対応でき、経済的に非常に優位
なシステムを構成することが可能となり、ＣＰＵと周辺
回路を単一基板上に集積するシングルチップなどにも十
分に適用させることができる。

さらに、パルス出力開始タイミングとパルス出力終了タ
イミングを、Ｔ１による系での制御とクロックによる系
での制御、あるいはクロックによる系での制御とＴ１に
よる系での制御としても、いずれの場合においても、パ
ルス出力制御は可能であるため、この２つの制御系を選
択的に用いることにより、状況に応じたパルス出力制御
が行えるため、システムを構成する上で、非常に柔軟性
をもたせることができる。

【図面の簡単な説明】

第１図は第１の実施例に於ける周辺ハードウェア構成図
、第２図は第１の実施例に於けるシステム構成図、第３
図は第１の実施例に於けるマクロサービスの処理形態情
報構成図、第４図は第１の実施例に於けるマクロサービ
ス処理フローチャート、第５図は第２の実施例に於ける
周辺ノ飄−ドウエア構成図、第６図は第２の実施例に於
けるシステム構成図、第７図はポートからのパルス出カ
バターン図、第８図は従来例に於けるシステム構成図、
第９図は従来例に於ける周辺ハードウェア構成図である
。 １００．５００・・・・・・フリーランニングタイマ、
１０６．５０６・・・・・・イベントカウンタ、１０１
．。 １０２．１０３，１０４，１０７，５０１，５０２゜５
０３．５０４，５０７・・・・・・コンベアレジスタ、
１０５．５０５，５０８・・・・・・キャプチャレジス
タ、１０９．５０９・・・・・・ビット選択レジスタＳ
Ｒ。 １１．１，１１２，１１３，１１４，１１７，５１１゜
５１２．５０３，５１４，５１７・・・・・・一致信号
、２００．２５０，５９０・・・・・・ＣＰＵ、２０１
・・・・・・ＡＬＵ、２０２・・・・・・テンポラリレ
ジスタ、２０３・・・・・汎用レジスタ、２０４・・・
・・・アドレスバッファ、２０５・・・・・・データバ
ス、２０６・・・・・・μアドレス生成部、２０７・・
・・・・ＰＣ，２０８・・・・・・ＰＳＷ、２０９・・
・・・・μＲＯＭ、２１．０，２２５，５８０・・・・
・・タイミング制御部、２１１，２４０，５１１・・・
・・・ＩＮＴＣ。 ２１２・・・・・・プログラムメモリ、２１３・・・・
・・データメモリ、２１４・・・・・・アドレスバス、
２１５・・・・・・割込み要求フラグ、２１６・・・・
・・形態指定フラグ、２１７・・・・・・割込み要求ク
リア信号、２１８・・・・・・割込み要求信号、２１９
・・・・・・形態変更信号、２２０・・・・・・形態指
定手段、１３０・・・・・・外部クリア信号、５３５・
・・・・・外部基準信号、２２１，２５１．！Ｍｌ・・
・・・・周辺ハードウェア、９０１，９０２，９０３゜
９０４・・・・・・ダウンカウンタ、９１１，９１２゜
９１３．９１４・・・・・・ポロー信号、９０９・・・
・・・ポートレジスタ。

Claims (1)

【特許請求の範囲】
1. 命令の実行アドレスを保持するプログラムカウンタ、プ
   ログラムの実行状態を保持する手段、高速記憶手段とし
   ての汎用レジスタおよびマイクロプログラムＲＯＭを含
   む中央処理装置と、前記中央処理装置へ非同期に処理要
   求を発生する割り込み要求発生回路と、プログラムメモ
   リと、データメモリと、周辺回路とを有するデータ処理
   装置に於いて、前記周辺回路は、第１のタイマと、前記
   第１のタイマとの比較を行うコンペアレジスタと、所定
   のタイミングで前記第１のタイマの値を取込むキャプチ
   ャレジスタと、第２のタイマと、前記第２のタイマとの
   比較を行うコンペアレジスタと、パルス発生用の複数の
   出力ポートと、該出力ポートに対し選択的にセットパル
   スを発生する手段とを含んで構成され、前記ＩＮＴＣは
   、所定のデータ処理の要求を発生する手段と、前記所定
   のデータ処理の要求を識別するための形態指示手段とを
   備え、前記データメモリ内には前記所定のデータ処理の
   処理形態を指定する処理形態情報が格納され、前記割り
   込み要求発生回路から前記所定のデータ処理の要求が前
   記中央処理装置に対して発生されると、前記中央処理装
   置は前記形態指示手段が前記所定のデータ処理を指示し
   ていることを検知した場合には、命令実行処理を中断し
   、前記処理形態情報に従い、前記第１のコンペアレジス
   タと、前記キャプチャレジスタと、前記データメモリを
   操作することで前記複数の出力ポートからのパルス発生
   を制御することを特徴とするデータ処理装置。