JPH02137054A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02137054A JPH02137054A JP63290254A JP29025488A JPH02137054A JP H02137054 A JPH02137054 A JP H02137054A JP 63290254 A JP63290254 A JP 63290254A JP 29025488 A JP29025488 A JP 29025488A JP H02137054 A JPH02137054 A JP H02137054A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- emulation
- memory
- instruction
- processor
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 5
- 239000000725 suspension Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータ等の情報処理装置に
関し、特に、入出力（Ｉ １０）命令のエミュレーショ
ン方式に関する。
関し、特に、入出力（Ｉ １０）命令のエミュレーショ
ン方式に関する。
従来、この種のＩ１０命令のエミュレーション方式は、
単一のプロセッサ（ＣＰ Ｕ）上で純粋にソフトウェア
により実現されている。
単一のプロセッサ（ＣＰ Ｕ）上で純粋にソフトウェア
により実現されている。
上述した従来のＩ１０命令のエミュレーション方式では
、単一ＣＰＵ上でソフトウェアにより実現するため、ソ
フトウェア格納のためのメモリ空間が必要であり、また
、単一ＣＰＵでの実行のため、処理効率が低下するとい
う欠点がある。
、単一ＣＰＵ上でソフトウェアにより実現するため、ソ
フトウェア格納のためのメモリ空間が必要であり、また
、単一ＣＰＵでの実行のため、処理効率が低下するとい
う欠点がある。
本発明による情報処理装置は、アプリケーション実行用
の第１のＣＰＵと、Ｉ１０命令エミュレーション実行用
の第２のＣＰＵとを別に有し、第１のＣＰＵからの特定
アドレスに対するＩ１０命令を検出する検出手段と、こ
の検出手段によって特定アドレスに対するＩ１０命令が
検出された時に、第２のＣＰＵから第１のＣＰＵの一時
停止を制御する制御手段とを何している。
の第１のＣＰＵと、Ｉ１０命令エミュレーション実行用
の第２のＣＰＵとを別に有し、第１のＣＰＵからの特定
アドレスに対するＩ１０命令を検出する検出手段と、こ
の検出手段によって特定アドレスに対するＩ１０命令が
検出された時に、第２のＣＰＵから第１のＣＰＵの一時
停止を制御する制御手段とを何している。
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例による情報処理
装置がブロック図により示されている。
装置がブロック図により示されている。
第１図において、１はアプリケーションソフトウェアが
実行される第１のＣＰＵ、２は第１のＣＰＵＩに付随す
る第１のメモリである。第１のＣＰＵＩからのＩ１０命
令は、システムバス３を介して接続されたＩ１０命令検
出機構５により検出され、Ｉ１０エミュレーンヨンが必
要な場合、Ｉ１０エミュレーション用の第２のＣＰＵ４
の起動を行う。
実行される第１のＣＰＵ、２は第１のＣＰＵＩに付随す
る第１のメモリである。第１のＣＰＵＩからのＩ１０命
令は、システムバス３を介して接続されたＩ１０命令検
出機構５により検出され、Ｉ１０エミュレーンヨンが必
要な場合、Ｉ１０エミュレーション用の第２のＣＰＵ４
の起動を行う。
第２のＣＰＵ４はそれに付随する第２のメモリ６」二に
あるＩ１０エミュレーションプログラムにより、Ｉ１０
命令のエミュレーションを実行し、必要に応じて、ＣＰ
Ｕ Ｉ１１御機構７を介して、第１のＣＰＵＩの一時
停止を制御する。
あるＩ１０エミュレーションプログラムにより、Ｉ１０
命令のエミュレーションを実行し、必要に応じて、ＣＰ
Ｕ Ｉ１１御機構７を介して、第１のＣＰＵＩの一時
停止を制御する。
以上説明したように、本発明は、Ｉ１０エミュレーンヨ
ンを実行するＣＰＵ及びＩ１０エミュレーションプロダ
ラム用メモリを、アプリケーション実行用ＣＰＵ及びメ
モリより分離することで、アプリケーション実行用ＣＰ
Ｕのメモリ空間の使用やアプリケーション実行用ＣＰＵ
の負荷を軽減できるという効果かある。
ンを実行するＣＰＵ及びＩ１０エミュレーションプロダ
ラム用メモリを、アプリケーション実行用ＣＰＵ及びメ
モリより分離することで、アプリケーション実行用ＣＰ
Ｕのメモリ空間の使用やアプリケーション実行用ＣＰＵ
の負荷を軽減できるという効果かある。
第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図である。 １・・・アプリケーションソフトウェアを実行するＣＰ
Ｕ、２・・・アプリケーションソフトウェアのためのメ
モリ、３・・・システムバス、４・・・Ｉ１０エミュレ
ーションを実行するＣＰＵ、５・・・Ｉ１０命令検出機
構、６・・・Ｉ１０エミュレーショングラムのためのメ
モリ、７・・・アブリグーンヨンソフトウェアを実行す
るＣＰＵの一時停止を制御する機構。
示すブロック図である。 １・・・アプリケーションソフトウェアを実行するＣＰ
Ｕ、２・・・アプリケーションソフトウェアのためのメ
モリ、３・・・システムバス、４・・・Ｉ１０エミュレ
ーションを実行するＣＰＵ、５・・・Ｉ１０命令検出機
構、６・・・Ｉ１０エミュレーショングラムのためのメ
モリ、７・・・アブリグーンヨンソフトウェアを実行す
るＣＰＵの一時停止を制御する機構。
Claims (1)
- １、アプリケーションソフトウェアが実行される第１の
プロセッサと、該第１のプロセッサ上で実行された特定
アドレスに対する入出力命令を検出する検出手段と、該
検出手段によって前記特定アドレスに対する入出力命令
が検出された時に、入出力命令エミュレーションを実行
するための第２のプロセッサと、該第２のプロセッサよ
り、前記第１のプロセッサの一時停止を制御する制御手
段とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290254A JPH02137054A (ja) | 1988-11-18 | 1988-11-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290254A JPH02137054A (ja) | 1988-11-18 | 1988-11-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137054A true JPH02137054A (ja) | 1990-05-25 |
Family
ID=17753754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290254A Pending JPH02137054A (ja) | 1988-11-18 | 1988-11-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5307133B2 (ja) * | 2008-05-28 | 2013-10-02 | パナソニック株式会社 | デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置 |
| CN107479979A (zh) * | 2017-08-31 | 2017-12-15 | 安徽江淮汽车集团股份有限公司 | 一种变速箱控制单元的cpu负载率优化方法及系统 |
-
1988
- 1988-11-18 JP JP63290254A patent/JPH02137054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5307133B2 (ja) * | 2008-05-28 | 2013-10-02 | パナソニック株式会社 | デバイスエミュレーション支援装置、デバイスエミュレーション支援方法、デバイスエミュレーション支援回路及び情報処理装置 |
| CN107479979A (zh) * | 2017-08-31 | 2017-12-15 | 安徽江淮汽车集团股份有限公司 | 一种变速箱控制单元的cpu负载率优化方法及系统 |
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