JPH02140953A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02140953A JPH02140953A JP29500288A JP29500288A JPH02140953A JP H02140953 A JPH02140953 A JP H02140953A JP 29500288 A JP29500288 A JP 29500288A JP 29500288 A JP29500288 A JP 29500288A JP H02140953 A JPH02140953 A JP H02140953A
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- Japan
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- insulating film
- pattern
- interlayer insulating
- hole
- forming
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- Pending
Links
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、層間絶
縁膜におけるスルーホールの開孔方法に関する。
縁膜におけるスルーホールの開孔方法に関する。
従来、特に塗布絶縁膜を層間絶縁膜に含んだ構造のスル
ーホール開孔方法は、第３図（ａ）のようにＣＶＤ酸化
膜あるいは窒化膜等の絶縁膜２及びシリコン酸化膜等の
塗布絶縁膜３及び第２のＣＶＤ絶縁膜５をアルミニウム
等の下層配線１をパターンニング後に全面に堆積し、そ
の後第３図（ｂ）のように下層配線１上の所望のところ
にスルーホールが開孔出来るようにフォトレジストパタ
ーン８（以下ＰＲパターンと記す）を形成する。そして
、絶縁膜２，３．４からなる層間絶縁膜を等方性及び異
方性のエツチングを用いて第３図（Ｃ）のように選択的
に除去し、スルーホールを形成し、その後第３図（ｄ）
のようにアルミニウム等の上層配線７を形成していた。
ーホール開孔方法は、第３図（ａ）のようにＣＶＤ酸化
膜あるいは窒化膜等の絶縁膜２及びシリコン酸化膜等の
塗布絶縁膜３及び第２のＣＶＤ絶縁膜５をアルミニウム
等の下層配線１をパターンニング後に全面に堆積し、そ
の後第３図（ｂ）のように下層配線１上の所望のところ
にスルーホールが開孔出来るようにフォトレジストパタ
ーン８（以下ＰＲパターンと記す）を形成する。そして
、絶縁膜２，３．４からなる層間絶縁膜を等方性及び異
方性のエツチングを用いて第３図（Ｃ）のように選択的
に除去し、スルーホールを形成し、その後第３図（ｄ）
のようにアルミニウム等の上層配線７を形成していた。
上述した従来のスルーホール開孔方法では、第３図（Ｃ
）に示すように塗布絶縁膜層がスルーホール部に露出９
している。塗布絶縁膜は一般的に吸湿性が高いことが知
られており、上層配線の堆積時に加わる熱によってスル
ーホール部の塗布絶縁膜面から一度吸湿していた水分が
水蒸気として発生することがある。このガスの発生によ
り第４図のようにスルーホールの一部だけ上層配線が堆
積されない等の理由から、上層配線と下層配線が充分に
接続されないという欠点がある。また、塗布絶縁膜およ
びＣＶＤ絶縁膜からなる層間絶縁膜を１回のＰＲパター
ンで等方性及び異方性のエツチングにより選択的にエツ
チング除去しているため、等方性エツチング量と異方性
エツチング量のバランスコントロールが難しく、第４図
に示すように、等方性エツチング量が少ないとスルーホ
ール部の上層配線１１のカバレッジが悪化するという欠
点もある。
）に示すように塗布絶縁膜層がスルーホール部に露出９
している。塗布絶縁膜は一般的に吸湿性が高いことが知
られており、上層配線の堆積時に加わる熱によってスル
ーホール部の塗布絶縁膜面から一度吸湿していた水分が
水蒸気として発生することがある。このガスの発生によ
り第４図のようにスルーホールの一部だけ上層配線が堆
積されない等の理由から、上層配線と下層配線が充分に
接続されないという欠点がある。また、塗布絶縁膜およ
びＣＶＤ絶縁膜からなる層間絶縁膜を１回のＰＲパター
ンで等方性及び異方性のエツチングにより選択的にエツ
チング除去しているため、等方性エツチング量と異方性
エツチング量のバランスコントロールが難しく、第４図
に示すように、等方性エツチング量が少ないとスルーホ
ール部の上層配線１１のカバレッジが悪化するという欠
点もある。
本発明の目的は、スルーホール部における配線間の良好
な接続を可能とすると共に、エツチングのバランスコン
トロールが容易に行える半導体装置の製造方法を提供す
ることにある。
な接続を可能とすると共に、エツチングのバランスコン
トロールが容易に行える半導体装置の製造方法を提供す
ることにある。
本発明のスルーホールの形成方法は、第１の層間絶縁膜
と塗布絶縁膜を形成した後、ＰＲパターンニングを行な
い、等方性エツチングにより前記２種の絶縁膜を選択的
に除去する工程と、その後第２の層間絶縁膜を形成し、
更に第２のＰＲパターンニングを行ない異方性エツチン
グにより第２の層間絶縁膜を選択的に除去する工程とを
有している。
と塗布絶縁膜を形成した後、ＰＲパターンニングを行な
い、等方性エツチングにより前記２種の絶縁膜を選択的
に除去する工程と、その後第２の層間絶縁膜を形成し、
更に第２のＰＲパターンニングを行ない異方性エツチン
グにより第２の層間絶縁膜を選択的に除去する工程とを
有している。
そのため塗布絶縁膜がスルーホール部で第２の層間絶縁
膜に覆われ、上層配線に接しない構造の半導体装置が実
現される。
膜に覆われ、上層配線に接しない構造の半導体装置が実
現される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を工程順に示した断面
図である。第１図（ａ）は下層配線１形成後、全面にＣ
ＶＤ酸化膜等の第１の層間絶縁膜２と塗布絶縁膜３を堆
積したものである。その後第１図（ｂ）のように下層配
線１上の所望の位置にスルーホールを開孔できるように
第１のＰＲパターン４を選択的に形成する。次にこのＰ
Ｒパターン４をマスクとして等方性エツチングにより第
１のＣＶＤ絶縁膜２と塗布絶縁膜３を第１図（ｃ）に示
すように選択的に除去する。その後第１のＰＲパターン
４を除去し、第１図（ｄ）のように全面にＣＶＤ酸化膜
等の第２の層間絶縁膜５を堆積する。
図である。第１図（ａ）は下層配線１形成後、全面にＣ
ＶＤ酸化膜等の第１の層間絶縁膜２と塗布絶縁膜３を堆
積したものである。その後第１図（ｂ）のように下層配
線１上の所望の位置にスルーホールを開孔できるように
第１のＰＲパターン４を選択的に形成する。次にこのＰ
Ｒパターン４をマスクとして等方性エツチングにより第
１のＣＶＤ絶縁膜２と塗布絶縁膜３を第１図（ｃ）に示
すように選択的に除去する。その後第１のＰＲパターン
４を除去し、第１図（ｄ）のように全面にＣＶＤ酸化膜
等の第２の層間絶縁膜５を堆積する。
この第２のＣＶＤ絶縁膜５上に第２のＰＲパターン６を
第１図（ｅ）に示すようにスルーホールを開孔できるよ
うに選択的に形成する。次に、この第２のＰＲパターン
６をマスクとして異方性エツチングにより第１図（ｆ）
のように第２の絶縁膜５を選択的に除去し、さらに第１
図（ｇ）のように第２のＰＲパターン６を除去した後、
上層配線７を形成し、第１図（ｈ）のように下層配線１
とスルーホールを通して接続する。
第１図（ｅ）に示すようにスルーホールを開孔できるよ
うに選択的に形成する。次に、この第２のＰＲパターン
６をマスクとして異方性エツチングにより第１図（ｆ）
のように第２の絶縁膜５を選択的に除去し、さらに第１
図（ｇ）のように第２のＰＲパターン６を除去した後、
上層配線７を形成し、第１図（ｈ）のように下層配線１
とスルーホールを通して接続する。
なお、第１図（ｃ）および（「）の工程で施された等方
性および異方性エツチングの条件は従来と変わりはない
。また上下層配線は一般的なアルミニウム配線あるいは
多結晶シリコン配線で良い。
性および異方性エツチングの条件は従来と変わりはない
。また上下層配線は一般的なアルミニウム配線あるいは
多結晶シリコン配線で良い。
第２図は本発明の第２の実施例を工程順に示した断面図
である。第１の実施例との違いは、第２図（ｃ）におい
て第１のＣＶＤ絶縁膜２に等方性エツチングを施す際に
塗布絶縁膜３をオーバーエッチにしている点である。そ
の他の工程については、第１の実施例と同様であるので
省略する。
である。第１の実施例との違いは、第２図（ｃ）におい
て第１のＣＶＤ絶縁膜２に等方性エツチングを施す際に
塗布絶縁膜３をオーバーエッチにしている点である。そ
の他の工程については、第１の実施例と同様であるので
省略する。
これによりスルーホール部の上層配線のカバレッジが向
上する。
上する。
以上、第１および第２の実施例に示したように本発明で
はたとえば、上層のアルミニウム等金属配線を形成する
時にスルーホールに塗布絶縁膜が露出することがないた
め、上層配線をスパッタ蒸着する工程において、熱によ
って塗布絶縁膜中の水分が水蒸気となって発生すること
がないため、配線金属を良好に形成することができる。
はたとえば、上層のアルミニウム等金属配線を形成する
時にスルーホールに塗布絶縁膜が露出することがないた
め、上層配線をスパッタ蒸着する工程において、熱によ
って塗布絶縁膜中の水分が水蒸気となって発生すること
がないため、配線金属を良好に形成することができる。
以上説明したように本発明は、第１の層間絶縁膜と塗布
絶縁膜を等方性のエツチングを行ない、第２の層間絶縁
膜を異方性のエツチングを行ない、しかも等方性と異方
性のエツチングを別々のＰＲパターンを用いることによ
り、塗布絶縁膜がスルーホールに出ることがなく信頼性
の高い層間膜が形成出来る効果がある。また、等方性エ
ツチングと異方性エツチングを別々に行なっているため
、エツチング量のコントロールが正確に行なえ、確実に
カバレッジの改善が行えるという効果もある。
絶縁膜を等方性のエツチングを行ない、第２の層間絶縁
膜を異方性のエツチングを行ない、しかも等方性と異方
性のエツチングを別々のＰＲパターンを用いることによ
り、塗布絶縁膜がスルーホールに出ることがなく信頼性
の高い層間膜が形成出来る効果がある。また、等方性エ
ツチングと異方性エツチングを別々に行なっているため
、エツチング量のコントロールが正確に行なえ、確実に
カバレッジの改善が行えるという効果もある。
工程順に示した断面図、第４図は、従来のスルーホール
形成方法の問題点を示した断面図である。
形成方法の問題点を示した断面図である。
１・・・・・・下層配線、２・・・・・・第１の層間絶
縁膜、３・・・・・・塗布絶縁膜、４・・・・・・第１
のＰＲパターン、５・・・・・・第２の層間絶縁膜、６
・・・・・・第２のＰＲパターン、７・・・・・・上層
配線、８・・・・・・フォトレジスト（ＰＲ）パターン
、９・・・・・・スルーホール内に出テいる塗布絶縁膜
面、１０・・・・・・上層配線の欠落部、１１・・・・
・・上層配線のカバレッジの悪いところ。
縁膜、３・・・・・・塗布絶縁膜、４・・・・・・第１
のＰＲパターン、５・・・・・・第２の層間絶縁膜、６
・・・・・・第２のＰＲパターン、７・・・・・・上層
配線、８・・・・・・フォトレジスト（ＰＲ）パターン
、９・・・・・・スルーホール内に出テいる塗布絶縁膜
面、１０・・・・・・上層配線の欠落部、１１・・・・
・・上層配線のカバレッジの悪いところ。
代理人 弁理士 内 原 晋
第１図（ａ）〜（ｈ）は、本発明の第１の実施例を工程
順に示した断面図、第２図（ａ）〜（ｈ）は、本発明の
第２の実施例を工程順に示した断面図、第３図（ａ）〜
（ｄ）は、従来のスルーホール形成方法を第２ 区 牛２図
順に示した断面図、第２図（ａ）〜（ｈ）は、本発明の
第２の実施例を工程順に示した断面図、第３図（ａ）〜
（ｄ）は、従来のスルーホール形成方法を第２ 区 牛２図
Claims (1)
- 塗布絶縁膜を層間膜に用いる構造のスルーホールの開孔
方法において、パターンニングされた下層配線上に第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
上に塗布絶縁膜を塗布により形成する工程と、下層配線
上の所望の位置にスルーホールを開孔出来るように第１
のフォトレジストパターンを形成する工程と、該第１の
フォトレジストパターンをマスクとして等方性エッチン
グにより前記塗布絶縁膜及び第１の層間膜を選択的にエ
ッチング除去する工程と、前記第１のフォトレジストパ
ターンを除去する工程と、全面に第２の層間絶縁膜を形
成する工程と、前記所望の位置に開孔を有する第２のフ
ォトレジストパターンを形成する工程と、該第２のフォ
トレジストパターンをマスクとして異方性エッチングに
より前記第２の層間絶縁膜を選択的にエッチング除去す
る工程と、前記第２のフォトレジストパターンを除去し
、上層配線を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500288A JPH02140953A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29500288A JPH02140953A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140953A true JPH02140953A (ja) | 1990-05-30 |
Family
ID=17815066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29500288A Pending JPH02140953A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
-
1988
- 1988-11-21 JP JP29500288A patent/JPH02140953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
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