JPH02141861A - 外部ウエイト制御装置 - Google Patents
外部ウエイト制御装置Info
- Publication number
- JPH02141861A JPH02141861A JP63296870A JP29687088A JPH02141861A JP H02141861 A JPH02141861 A JP H02141861A JP 63296870 A JP63296870 A JP 63296870A JP 29687088 A JP29687088 A JP 29687088A JP H02141861 A JPH02141861 A JP H02141861A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- cpu
- cycle
- circuit
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004260 weight control Methods 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
１産業上の利用分野〕
本発明は外部ウェイト制御ｉｔ装置のウェイトをかける
方法に関する。 〔従来の技術１ マイクロプロセッサ−（以下ＣＰＵと略す）を用いてメ
モリーや各種コントローラー等とデータのやりとりを行
う時、その速度はＣＰＵが出力するリード信号又はライ
ト信号の長さで決まるのでそれよりもメモリー等の外部
デバイスのリード。 ライト信号が短くなければデータのやりとりは不可能に
なる。 そこでこのようにリードやライトの長いメモリー等（以
下遅いデバイスと呼ぶ）に対してＣＰＵかものリード、
ライト信号を長くする必要があった。一番よく行われる
のがＣＰＵのマシンサイクルにウェイトサイクルを入れ
る方法がある。 ウェイトを入れることのできないＣＰＵでは。 動作クロックを一番遅いデバイスがアクセスできるまで
落としてやるか、リードやライト信号をラッチして引き
延ばすなどの方法がとられていた。
方法に関する。 〔従来の技術１ マイクロプロセッサ−（以下ＣＰＵと略す）を用いてメ
モリーや各種コントローラー等とデータのやりとりを行
う時、その速度はＣＰＵが出力するリード信号又はライ
ト信号の長さで決まるのでそれよりもメモリー等の外部
デバイスのリード。 ライト信号が短くなければデータのやりとりは不可能に
なる。 そこでこのようにリードやライトの長いメモリー等（以
下遅いデバイスと呼ぶ）に対してＣＰＵかものリード、
ライト信号を長くする必要があった。一番よく行われる
のがＣＰＵのマシンサイクルにウェイトサイクルを入れ
る方法がある。 ウェイトを入れることのできないＣＰＵでは。 動作クロックを一番遅いデバイスがアクセスできるまで
落としてやるか、リードやライト信号をラッチして引き
延ばすなどの方法がとられていた。
しかしウェイトサイクルが入らないＣＰＵで。
遅いデバイスをアクセスしようとクロックを落とすと相
対的に全体の処理速度が遅くなってしまう。 またリード、ライト信号の後半部分を強制的に外部回路
で引き延ばすと次の命令サイクルになるので２バイト命
令が使えなくなり、ソフトウェアの効率が悪くなりやす
く確かに遅いデバイスのアクセスはできても処理速度が
大変遅くなってしまう。 一方ウエイトサイクルが入るＣＰＵでも、ウェイトサイ
クルを入れて遅くできる範囲に限界があるので使用する
外部デバイスのアクセス時間に差がある場合は対応でき
なくなる。 非常に遅いデバイスをどうしてもアクセスする場合は外
部に専用ポートを設けそこに設定する値に応じて回路的
に外部デバイスが動作可能なタイミングをつくり出すし
かない、しかしソフトウェアへの負担が大きくなり外部
回路も非常に？１！ｌな構成になっていた。 本発明は以上のような課題を解決するもので、その目的
とするところはソフトウェアへの負担をなくしてできる
限り少数で簡単なハードウェアで遅いデバイスから速い
デバイスまで幅広く対応できるような、装置を供するこ
とにある。
対的に全体の処理速度が遅くなってしまう。 またリード、ライト信号の後半部分を強制的に外部回路
で引き延ばすと次の命令サイクルになるので２バイト命
令が使えなくなり、ソフトウェアの効率が悪くなりやす
く確かに遅いデバイスのアクセスはできても処理速度が
大変遅くなってしまう。 一方ウエイトサイクルが入るＣＰＵでも、ウェイトサイ
クルを入れて遅くできる範囲に限界があるので使用する
外部デバイスのアクセス時間に差がある場合は対応でき
なくなる。 非常に遅いデバイスをどうしてもアクセスする場合は外
部に専用ポートを設けそこに設定する値に応じて回路的
に外部デバイスが動作可能なタイミングをつくり出すし
かない、しかしソフトウェアへの負担が大きくなり外部
回路も非常に？１！ｌな構成になっていた。 本発明は以上のような課題を解決するもので、その目的
とするところはソフトウェアへの負担をなくしてできる
限り少数で簡単なハードウェアで遅いデバイスから速い
デバイスまで幅広く対応できるような、装置を供するこ
とにある。
メモリー等の外部デバイスに対してデータ及び信号のや
りとりを行うマイクロプロセクサーと。 前記マイクロプロセッサ−を動作させるクロックを発生
させるクロック発生回路と、前記クロック発生回路のク
ロックの幅を変更１°るウェイト回路と、メモリー等の
外部デバイスや前記ウェイト回路の選択を行うアドレス
デコードにより構成されることを特徴とする。
りとりを行うマイクロプロセクサーと。 前記マイクロプロセッサ−を動作させるクロックを発生
させるクロック発生回路と、前記クロック発生回路のク
ロックの幅を変更１°るウェイト回路と、メモリー等の
外部デバイスや前記ウェイト回路の選択を行うアドレス
デコードにより構成されることを特徴とする。
【作 用ｌ
第４図はＣＰＵの動作クロックとアドレス及びリード信
号の関係の一例を示した図である。 第４図（ａ）はＣＰＵの動作クロック２００とアドレス
２０１．そしてリード信号２０２の一般的な関係を示し
ている。リード信号２０２は動作クロックに対して決ま
っている０図の例ではリード信号２０２は動作クロック
２００のＴ、サイクルの立ち下がりから７ｗサイクルの
立ち下がりまでの期間である。 そこで遅いデバイスをアクセスする時１本来の動作クロ
ック２００の７ｗサイクルを外部回路でマスクして動作
クロック２０３をつくればＴ、サイクルと７ｗサイクル
の期間を長くすることができ結果的にリード信号２０４
は長くなり遅いデバイスにも対応できる。（第４図（ｂ
））【実 施 例】 以下本発明について実施にもとづいて詳細に説明する。 第１図は本発明の外部ウェイト制御装置の回路構成を示
したブロック図である。 ＣＰＵＩは外部デバイスへのアクセスを行う。 今外部デバイスとしてはＲＡＭ２が接続されている。Ｒ
ＡＭ２とはアドレスバス１１０、データバスＩｌｌ及び
リード信号１０２．ライト信号１０６で接続されている
。ＣＰＵ１の動作クロック及び制御Ｈ用のクロックはク
ロック発生口路３でつくられウェイト回路５を経てｃｐ
ｕｉのクロックとして供給される。 ウェイト回路５とＲＡＭ２やその他の外部デバイスの選
択はアドレスデコーダ４で行う。 第２図は第１図のウェイト回路の一例を示した図である
。 第３図は第１図のウェイト回路の信号のタイミングの一
例を示した図である。 第２図と第３図を用いてウェイト回路のはたらきを説明
する。 まず本来ＣＰＵＩを動作させるクロックの主クロック１
０１とその２倍速い副クロックｌｏｏを使用する。主ク
ロック１０１は丁度副クロック１００の２分周になって
いる。 ＣＰＵ供給クロック１０５はクロックイネーブル１０３
により主クロック１０１かローレベルかになる。クロッ
クイネーブル１０３は副クロック１００とリードやライ
トのタイミングに応じて出力される。以下類を追って説
明する。 電源投入直後クロックの発振開始時、フリップフロップ
９はリセット信号ｌＯ９で−度リセットがかかるのでク
ロックイネーブル１０３はハイレベルの状態となりＣＰ
Ｕ供給クロック１０５は主クロックｌｏｔである。 次にＣＰＵ１が外部のＲＡＭ２をライトしようとする場
合々考える。 主クロック１０１がＴ、サイクルからＴ、サイクルにな
るところでチップセレクトｌ １０７がイネーブルに
なりその後にリード信号１０２もイネーブルになるので
フリップフロップ１０．１１及びダウンカウンタ−７が
イネーブルになる。つまり必要なデバイスを選択した時
のみフリップフロップやダウンカウンタ−がイネーブル
になる。 フリップフロップｌＯはリード信号１０２の立ち下がり
を主クロック１０１で同期して検出してＴ富すイクルの
立ち下がりまでずれる。フリップフロップ１１によりダ
ウンカウンタ−７はロードされマルチプレクサ−６にあ
らかじめ設定しておいた値にセットされる。マルチプレ
クサ−６の値はチップセレクト１ １０７又は１０８に
より選ばれる。 同時にＴ、サイクルでのフリップフロップ１１の出力の
立ち上がりを検出して更に副クロック】００で１回シフ
トする。そのためクロックイネーブル１０３は副クロッ
クの立ち上がりで立ち下がる。（第３図） 一方ダウンカウンター７はＴ８サイクルの立ち下がりよ
りダウンカウントしはじめてマルチプレクサ−６に設定
しである値がゼロになるまで動作する。そしてゼロにな
った時に信号１０４を出力する。このタイミング等は出
力デコード回路８でつくる。結局クロックイネーブル１
０３は信号１０４の立ち上がりで再びハイレベルになり
ダウンカウンタ−６が動作している時だけローレベルに
なっている。すなわちクロックイネーブル１０３がロー
レベルの間は主クロック１０１がマスクされることにな
り結果、ＣＰＵ供給クロック１０５は第３図のように歯
抜けの状態になるのでり一ド信号１０２は主クロック１
０１のＴ雪すイクルから３サイクルと４サイクル目の間
で終了することになる。なおライト時も全く同様である
。 クロックイネーブル１０３は副クロック１００に同期し
ているので主クロック１０１と直接論理積をとってもハ
ザード等の心配はない、また副クロックは特に主クロッ
クの倍である必要はない。 ダウンカウンタ−の値をアクセスするデバイスのチップ
セレクトごとに変えるような回路にすれば、Ｔ、サイク
ルと７ｗサイクルの間隔を全く自動的に変えることがで
きる。 以上述べたように動作クロックの幅を変えることで１命
令中できちんとウェイトをかけられるのでソフトウェア
は全く普通にメモリー等にアクセスするのと同様である
。
号の関係の一例を示した図である。 第４図（ａ）はＣＰＵの動作クロック２００とアドレス
２０１．そしてリード信号２０２の一般的な関係を示し
ている。リード信号２０２は動作クロックに対して決ま
っている０図の例ではリード信号２０２は動作クロック
２００のＴ、サイクルの立ち下がりから７ｗサイクルの
立ち下がりまでの期間である。 そこで遅いデバイスをアクセスする時１本来の動作クロ
ック２００の７ｗサイクルを外部回路でマスクして動作
クロック２０３をつくればＴ、サイクルと７ｗサイクル
の期間を長くすることができ結果的にリード信号２０４
は長くなり遅いデバイスにも対応できる。（第４図（ｂ
））【実 施 例】 以下本発明について実施にもとづいて詳細に説明する。 第１図は本発明の外部ウェイト制御装置の回路構成を示
したブロック図である。 ＣＰＵＩは外部デバイスへのアクセスを行う。 今外部デバイスとしてはＲＡＭ２が接続されている。Ｒ
ＡＭ２とはアドレスバス１１０、データバスＩｌｌ及び
リード信号１０２．ライト信号１０６で接続されている
。ＣＰＵ１の動作クロック及び制御Ｈ用のクロックはク
ロック発生口路３でつくられウェイト回路５を経てｃｐ
ｕｉのクロックとして供給される。 ウェイト回路５とＲＡＭ２やその他の外部デバイスの選
択はアドレスデコーダ４で行う。 第２図は第１図のウェイト回路の一例を示した図である
。 第３図は第１図のウェイト回路の信号のタイミングの一
例を示した図である。 第２図と第３図を用いてウェイト回路のはたらきを説明
する。 まず本来ＣＰＵＩを動作させるクロックの主クロック１
０１とその２倍速い副クロックｌｏｏを使用する。主ク
ロック１０１は丁度副クロック１００の２分周になって
いる。 ＣＰＵ供給クロック１０５はクロックイネーブル１０３
により主クロック１０１かローレベルかになる。クロッ
クイネーブル１０３は副クロック１００とリードやライ
トのタイミングに応じて出力される。以下類を追って説
明する。 電源投入直後クロックの発振開始時、フリップフロップ
９はリセット信号ｌＯ９で−度リセットがかかるのでク
ロックイネーブル１０３はハイレベルの状態となりＣＰ
Ｕ供給クロック１０５は主クロックｌｏｔである。 次にＣＰＵ１が外部のＲＡＭ２をライトしようとする場
合々考える。 主クロック１０１がＴ、サイクルからＴ、サイクルにな
るところでチップセレクトｌ １０７がイネーブルに
なりその後にリード信号１０２もイネーブルになるので
フリップフロップ１０．１１及びダウンカウンタ−７が
イネーブルになる。つまり必要なデバイスを選択した時
のみフリップフロップやダウンカウンタ−がイネーブル
になる。 フリップフロップｌＯはリード信号１０２の立ち下がり
を主クロック１０１で同期して検出してＴ富すイクルの
立ち下がりまでずれる。フリップフロップ１１によりダ
ウンカウンタ−７はロードされマルチプレクサ−６にあ
らかじめ設定しておいた値にセットされる。マルチプレ
クサ−６の値はチップセレクト１ １０７又は１０８に
より選ばれる。 同時にＴ、サイクルでのフリップフロップ１１の出力の
立ち上がりを検出して更に副クロック】００で１回シフ
トする。そのためクロックイネーブル１０３は副クロッ
クの立ち上がりで立ち下がる。（第３図） 一方ダウンカウンター７はＴ８サイクルの立ち下がりよ
りダウンカウントしはじめてマルチプレクサ−６に設定
しである値がゼロになるまで動作する。そしてゼロにな
った時に信号１０４を出力する。このタイミング等は出
力デコード回路８でつくる。結局クロックイネーブル１
０３は信号１０４の立ち上がりで再びハイレベルになり
ダウンカウンタ−６が動作している時だけローレベルに
なっている。すなわちクロックイネーブル１０３がロー
レベルの間は主クロック１０１がマスクされることにな
り結果、ＣＰＵ供給クロック１０５は第３図のように歯
抜けの状態になるのでり一ド信号１０２は主クロック１
０１のＴ雪すイクルから３サイクルと４サイクル目の間
で終了することになる。なおライト時も全く同様である
。 クロックイネーブル１０３は副クロック１００に同期し
ているので主クロック１０１と直接論理積をとってもハ
ザード等の心配はない、また副クロックは特に主クロッ
クの倍である必要はない。 ダウンカウンタ−の値をアクセスするデバイスのチップ
セレクトごとに変えるような回路にすれば、Ｔ、サイク
ルと７ｗサイクルの間隔を全く自動的に変えることがで
きる。 以上述べたように動作クロックの幅を変えることで１命
令中できちんとウェイトをかけられるのでソフトウェア
は全く普通にメモリー等にアクセスするのと同様である
。
以上述べたように本発明の外部ウェイト制御装置はＣＰ
Ｕのリード、ライト信号とチップセレクト信号によりＣ
ＰＬＩに供給するクロックを部分的にマスクすることで
ウェイトをかけｃＰＵのリード、ライトと信号の長さを
可変にできる。 しかもこれらは全て回路的に実現されるのでソフトウェ
アではアクセス速度を一切気にする必要がないし使える
命令に制限が出ることがない。 ウェイトの時間もカウンターで細かく設定できるので不
必要なりロックをたくさん使うことがないし、基本的に
はＣＰＵの供給クロックを変えるのでとのクイブのＣＰ
Ｕでも応用可能である。 特にウェイトサイクルが入らないＣＰＵでも遅いデバイ
スと速いデバイスの両方を使用できるのでＣＰＵの処理
速度の上限まで十分使うことができるという効果を得る
。
Ｕのリード、ライト信号とチップセレクト信号によりＣ
ＰＬＩに供給するクロックを部分的にマスクすることで
ウェイトをかけｃＰＵのリード、ライトと信号の長さを
可変にできる。 しかもこれらは全て回路的に実現されるのでソフトウェ
アではアクセス速度を一切気にする必要がないし使える
命令に制限が出ることがない。 ウェイトの時間もカウンターで細かく設定できるので不
必要なりロックをたくさん使うことがないし、基本的に
はＣＰＵの供給クロックを変えるのでとのクイブのＣＰ
Ｕでも応用可能である。 特にウェイトサイクルが入らないＣＰＵでも遅いデバイ
スと速いデバイスの両方を使用できるのでＣＰＵの処理
速度の上限まで十分使うことができるという効果を得る
。
第１図は本発明の外部ウェイト制御Ｉ！装置の回路構成
を示したブロック図。 第２図は第１図のウェイト回路の一例を示した図。 第３図は第１図のウェイト回路の信号タイミングの一例
を示した図。 第４図（ａ）（ｂ）はＣＰＵの動作クロックとアドレス
及びリード信号の関係の一例を示した図である。 １０９ ・ ・ ・リセット信号 １１０ ・ ・ ・アドレスバス ｌ ・ ・ ・ ＣＰＵ ２ ・ ・ ・ ＲＡＭ ３゛・・・クロック発生回路 ４・・・アドレスデコーダ ５・・・ウェイト回路 ６・・・マルチプレクサ− ７・・・ダウンカウンタ− ８・・・出力デコード回路 ９．１０．１１・・・フリップフロップ１００・・・副
クロック ｌｏｔ・・・主クロック １０２・ ・ ・リード信号 １０３・・・クロックイネーブル １０４・・・信号 １０５・・・ＣＰＵ供給クロック １０６・・・ライト信号 １０７・・・チップセレクト１ １０８・・・チップセレクト２ １１１ ・ ・ ・データバス 出願人 セイコーエプソン株式会社 代理人 弁理士 上 ＩＩＩ） 邪 誉（他１名）
１
２ジ第４図（幻 第４図（ｂ）
を示したブロック図。 第２図は第１図のウェイト回路の一例を示した図。 第３図は第１図のウェイト回路の信号タイミングの一例
を示した図。 第４図（ａ）（ｂ）はＣＰＵの動作クロックとアドレス
及びリード信号の関係の一例を示した図である。 １０９ ・ ・ ・リセット信号 １１０ ・ ・ ・アドレスバス ｌ ・ ・ ・ ＣＰＵ ２ ・ ・ ・ ＲＡＭ ３゛・・・クロック発生回路 ４・・・アドレスデコーダ ５・・・ウェイト回路 ６・・・マルチプレクサ− ７・・・ダウンカウンタ− ８・・・出力デコード回路 ９．１０．１１・・・フリップフロップ１００・・・副
クロック ｌｏｔ・・・主クロック １０２・ ・ ・リード信号 １０３・・・クロックイネーブル １０４・・・信号 １０５・・・ＣＰＵ供給クロック １０６・・・ライト信号 １０７・・・チップセレクト１ １０８・・・チップセレクト２ １１１ ・ ・ ・データバス 出願人 セイコーエプソン株式会社 代理人 弁理士 上 ＩＩＩ） 邪 誉（他１名）
１
２ジ第４図（幻 第４図（ｂ）
Claims (1)
- メモリー等の外部デバイスに対してデータ及び信号のや
りとりを行うマイクロプロセッサーと、前記マイクロプ
ロセッサーを動作させるクロックを発生させるクロック
発生回路と、前記クロック発生回路のクロックの幅を変
更するウェイト回路と、メモリー等の外部デバイスや前
記ウェイト回路の選択を行うアドレスデコードにより構
成されることを特徴とする外部ウェイト制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296870A JPH02141861A (ja) | 1988-11-24 | 1988-11-24 | 外部ウエイト制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296870A JPH02141861A (ja) | 1988-11-24 | 1988-11-24 | 外部ウエイト制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141861A true JPH02141861A (ja) | 1990-05-31 |
Family
ID=17839229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296870A Pending JPH02141861A (ja) | 1988-11-24 | 1988-11-24 | 外部ウエイト制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469561A (en) * | 1988-05-27 | 1995-11-21 | Seiko Epson Corporation | Apparatus and method for controlling the running of a data processing apparatus |
-
1988
- 1988-11-24 JP JP63296870A patent/JPH02141861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469561A (en) * | 1988-05-27 | 1995-11-21 | Seiko Epson Corporation | Apparatus and method for controlling the running of a data processing apparatus |
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