JPH02141864A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH02141864A JPH02141864A JP29454288A JP29454288A JPH02141864A JP H02141864 A JPH02141864 A JP H02141864A JP 29454288 A JP29454288 A JP 29454288A JP 29454288 A JP29454288 A JP 29454288A JP H02141864 A JPH02141864 A JP H02141864A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- fep
- feps
- area
- multiprocessor system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のマイクロプロセッサを用い周辺装置
の制御を行うコンピュータシステムに係り、周辺装置の
状況を、ＭＰ側で知ることを可能とすることにより、シ
ステムのメンテナンス上、効果的なコンピュータシステ
ムに関する。
の制御を行うコンピュータシステムに係り、周辺装置の
状況を、ＭＰ側で知ることを可能とすることにより、シ
ステムのメンテナンス上、効果的なコンピュータシステ
ムに関する。
コンピュータシステムにおいて、各種周辺１／Ｏ機器を
制御する場合、ＭＰの負荷を軽減するため、複数個のＦ
ＥＰを用い、各周辺装置の制御をＭＰと独立して行なう
方法が考えられている（第２図）。このような装置では
、各ＦＥＰは。
制御する場合、ＭＰの負荷を軽減するため、複数個のＦ
ＥＰを用い、各周辺装置の制御をＭＰと独立して行なう
方法が考えられている（第２図）。このような装置では
、各ＦＥＰは。
ＭＰとは独立して周辺装置の処理を行うので、ＭＰ側の
負荷を軽減でき、処理能力の高いコンピュータシステム
を構築できる。
負荷を軽減でき、処理能力の高いコンピュータシステム
を構築できる。
しかし、マルチプロセッサ構成とした場合、処理を、Ｆ
ＥＰが分散して行なうため、各プロセツサの処理状況を
把握できなかった。そのためＦＥＰ側で、何らかのトラ
ブル発生した場合に、その解析が困難となるといった点
において、問題があつ本発明の目的は、ＦＥＰの処理状
況をＭＰ側から、任意のタイミングで読出すことを可能
にすることにより、マルチプロセッサシステムの保守性
の向上をはかることにある。
ＥＰが分散して行なうため、各プロセツサの処理状況を
把握できなかった。そのためＦＥＰ側で、何らかのトラ
ブル発生した場合に、その解析が困難となるといった点
において、問題があつ本発明の目的は、ＦＥＰの処理状
況をＭＰ側から、任意のタイミングで読出すことを可能
にすることにより、マルチプロセッサシステムの保守性
の向上をはかることにある。
上記目的は、ＭＰのメモリ空間上に、ＦＥＰから書込み
可能な領域を、トレースバッファとして配し、トレース
バッファ内に各ＦＥＰの処理状況をセットする領域（ト
レースエリア）の設定、及びトレースの開始、終了をＦ
ＥＰに対し指定できる機構を持たせ、ＭＰ側から任意の
タイミングでＦＥＰの処理状況を読出すことを可能とす
ることにより達成される。
可能な領域を、トレースバッファとして配し、トレース
バッファ内に各ＦＥＰの処理状況をセットする領域（ト
レースエリア）の設定、及びトレースの開始、終了をＦ
ＥＰに対し指定できる機構を持たせ、ＭＰ側から任意の
タイミングでＦＥＰの処理状況を読出すことを可能とす
ることにより達成される。
〔作用〕
上記手段を実現するための装置の構成を、第１図に示す
、ＭＰ側は、ＦＥＰに対し、トレースエリアの指定及び
、トレースの開始、終了を設定する。ＦＥＰは、トレー
スの開始を検出すると、指定されたトレースエリアに対
し、データの処理状況の書込みを行なう、又、トレース
の終了をＭＰか指定されると、ＦＥＰは、トレースエリ
アへの書込みを停止する。トレースエリアは、ＭＰ側の
アドレス空間に存在するため、ＦＥＰの状況をＭＰ側か
ら、任意のタイミングで読出すことが、可能となる。
、ＭＰ側は、ＦＥＰに対し、トレースエリアの指定及び
、トレースの開始、終了を設定する。ＦＥＰは、トレー
スの開始を検出すると、指定されたトレースエリアに対
し、データの処理状況の書込みを行なう、又、トレース
の終了をＭＰか指定されると、ＦＥＰは、トレースエリ
アへの書込みを停止する。トレースエリアは、ＭＰ側の
アドレス空間に存在するため、ＦＥＰの状況をＭＰ側か
ら、任意のタイミングで読出すことが、可能となる。
以下、本発明の一実施例として、周辺Ｉ／Ｏの制御を、
ローカルプロセッサ（以下ＬＰと称す）により分散して
行なうシステムを第３図を用いて説明する。
ローカルプロセッサ（以下ＬＰと称す）により分散して
行なうシステムを第３図を用いて説明する。
本システムにおいて、ＭＰ側のメモリ上に、トレースバ
ッファとしてＭＰとＬＰの両方からアクセス可能なデュ
アルポートＲＡＭを、又、ＭＰ側からトレースの実行、
終了を指定するトレーススタートレジスタ（ＴＳＲ）及
び、トレースバッファ内のトレース情報をセットする領
域を指定するトレースエリアレジスタ（ＴＡＲ）を設け
る。
ッファとしてＭＰとＬＰの両方からアクセス可能なデュ
アルポートＲＡＭを、又、ＭＰ側からトレースの実行、
終了を指定するトレーススタートレジスタ（ＴＳＲ）及
び、トレースバッファ内のトレース情報をセットする領
域を指定するトレースエリアレジスタ（ＴＡＲ）を設け
る。
ＭＰ側は、ＴＡＲをセットし、そしてＴＳＲにトレース
実行とセットすることにより、ＬＰは、トレースバッフ
ァに対し、データの処理状況を順次。
実行とセットすることにより、ＬＰは、トレースバッフ
ァに対し、データの処理状況を順次。
記録（トレース）していく。そして、ＴＳＲに、トレー
ス終了がセットされるまでの間、トレースを実行する。
ス終了がセットされるまでの間、トレースを実行する。
トレース実行中、ＭＰ側からトレースバッファの内容を
読出すことにより、ＬＰでのデータ処理状況を任意に知
ることが可能となる。
読出すことにより、ＬＰでのデータ処理状況を任意に知
ることが可能となる。
それにより、ＬＰ又は周辺Ｉ／Ｏ機器において、トラブ
ルが発生した場合に備え、ＴＡＲとＴＳＲをセットしト
レースを行い、トラブル発生時に、ＴＳＲをリセットし
、トレースを中断し、トレースバッファを読出すことで
、システムに影響を与えることなべ、トラブル要因の解
析力別行え、トラブル処理を効果的に実施できる。
ルが発生した場合に備え、ＴＡＲとＴＳＲをセットしト
レースを行い、トラブル発生時に、ＴＳＲをリセットし
、トレースを中断し、トレースバッファを読出すことで
、システムに影響を与えることなべ、トラブル要因の解
析力別行え、トラブル処理を効果的に実施できる。
それに対し、従来のトレース機構を持たないシステムに
おいて、トラブルが発生した場合、その解析のためには
、ＬＰ側の動作をチエツクするためのツール等が必要と
なり、調査に多くの手間がかかり、最悪の場合、システ
ムを停止する必要が生じてくる場合がある。
おいて、トラブルが発生した場合、その解析のためには
、ＬＰ側の動作をチエツクするためのツール等が必要と
なり、調査に多くの手間がかかり、最悪の場合、システ
ムを停止する必要が生じてくる場合がある。
以上述べたように、本発明により、従来のシステムより
、保守上、有効なシステムを構築できる。
、保守上、有効なシステムを構築できる。
本発明によれば、トレースバッファを通して、ＦＥＰの
データ処理状況を、ＭＰ側から任意のタイミングで、読
出すことが可能となるため、ＦＥＰ側において、トラブ
ル発生時における原因の解析を、効率的に行えるように
なるため、メンテナンス上、効果的なコンピュータシス
テムを構築できる。
データ処理状況を、ＭＰ側から任意のタイミングで、読
出すことが可能となるため、ＦＥＰ側において、トラブ
ル発生時における原因の解析を、効率的に行えるように
なるため、メンテナンス上、効果的なコンピュータシス
テムを構築できる。
第１図は本発明の構成を示すブロック図、第２図は従来
装置の構成を示すブロック図、第３図は本発明の実施例
であるＬＰを用いて周辺Ｉ／Ｏ制御を行なうマルチプロ
セッサシステムを示す図である。 １・・・ＦＥＰを統轄制御するメインプロセッサ、２・
・・メイン側メモリ領域（メインメモリ）、３・・・メ
インメモリ領域上のトレースバッファ、４・・・ＦＥＰ
内に有りＭＰよりセット可能なトレースエリア指定機構
、５・・・ＭＰよりセット可能なトレースＢＵＳＹフラ
グ、６・・・周辺Ｉ／Ｏの制御を行なうフロントエンド
プロセッサ、７・・・ＦＥＰにより制御される周辺Ｉ／
Ｏ装置、８・・・トレースバッファとして使用するデュ
アルポートＲＡＭ、９・・・トレースの実行、終了を指
定するトレーススタートレジスタ。 １ｏ・・・トレースバッファ上のトレースデータセット
領域の指定を行なうトレースエリアレジスタ、１１・・
・ＦＥＰ内で実際に周辺Ｉ／Ｏの制御を行なうローカル
プロセッサ、１２・・・ＭＰよりアクセス第２図
装置の構成を示すブロック図、第３図は本発明の実施例
であるＬＰを用いて周辺Ｉ／Ｏ制御を行なうマルチプロ
セッサシステムを示す図である。 １・・・ＦＥＰを統轄制御するメインプロセッサ、２・
・・メイン側メモリ領域（メインメモリ）、３・・・メ
インメモリ領域上のトレースバッファ、４・・・ＦＥＰ
内に有りＭＰよりセット可能なトレースエリア指定機構
、５・・・ＭＰよりセット可能なトレースＢＵＳＹフラ
グ、６・・・周辺Ｉ／Ｏの制御を行なうフロントエンド
プロセッサ、７・・・ＦＥＰにより制御される周辺Ｉ／
Ｏ装置、８・・・トレースバッファとして使用するデュ
アルポートＲＡＭ、９・・・トレースの実行、終了を指
定するトレーススタートレジスタ。 １ｏ・・・トレースバッファ上のトレースデータセット
領域の指定を行なうトレースエリアレジスタ、１１・・
・ＦＥＰ内で実際に周辺Ｉ／Ｏの制御を行なうローカル
プロセッサ、１２・・・ＭＰよりアクセス第２図
Claims (1)
- １、高速演算、周辺Ｉ／Ｏ制御等の処理を、それぞれ独
立して行う複数個のフロントエンドプロセッサ（以下、
ＦＥＰと呼ぶ）と、それらＦＥＰを統轄制御するメイン
プロセッサ（以下、ＭＰと呼ぶ）により構成されるマル
チプロセッサシステムにおいて、ＭＰのメモリ空間上に
、ＦＥＰからアクセス可能なメモリ（トレースバッファ
）と、各ＦＥＰのトレースバッファ内のアドレス領域を
指定するレジスタ、及びＦＥＰデータ処理状況のトレー
ス開始、終了を指定するＢＵＳＹフラグを設け、このＢ
ＵＳＹフラグをＭＰよりセットし、ＢＵＳＹフラグがセ
ットされている間、ＦＥＰはトレースバッファへデータ
処理状況の情報（トレースデータ）をセットすることで
、トレースバッファを通して、ＦＥＰの処理状況をＭＰ
から読出し可能としたことを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29454288A JPH02141864A (ja) | 1988-11-24 | 1988-11-24 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29454288A JPH02141864A (ja) | 1988-11-24 | 1988-11-24 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141864A true JPH02141864A (ja) | 1990-05-31 |
Family
ID=17809135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29454288A Pending JPH02141864A (ja) | 1988-11-24 | 1988-11-24 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141864A (ja) |
-
1988
- 1988-11-24 JP JP29454288A patent/JPH02141864A/ja active Pending
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