JPH0214202Y2 - - Google Patents
Info
- Publication number
- JPH0214202Y2 JPH0214202Y2 JP1980020633U JP2063380U JPH0214202Y2 JP H0214202 Y2 JPH0214202 Y2 JP H0214202Y2 JP 1980020633 U JP1980020633 U JP 1980020633U JP 2063380 U JP2063380 U JP 2063380U JP H0214202 Y2 JPH0214202 Y2 JP H0214202Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode pattern
- pattern
- ground
- gate
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Parts Printed On Printed Circuit Boards (AREA)
Description
【考案の詳細な説明】
本考案はセラミツク基板等の絶縁基板上に形成
するハイブリツドICの構造に関し、その目的と
するところは高周波における接地を確実にし、ア
イソレーシヨンを向上させ、またハイブリツド
ICを小型化することにある。
するハイブリツドICの構造に関し、その目的と
するところは高周波における接地を確実にし、ア
イソレーシヨンを向上させ、またハイブリツド
ICを小型化することにある。
近年、電子機器の小形化が要求され、絶縁基板
面に平面実装でき、しかも薄型のミニモールドタ
イプのトランジスタが多用されるようになつてき
た。ミニモールドタイプのトランジスタはモール
ドされた丸あるいは長方形等の平たい形状で、そ
の側面から周囲に各電極が突出し、従来のものに
比べ小型になつており、絶縁基板上に取り付け易
いが、小型になつているために各電極が接近し、
入出力間のアイソレーシヨンが悪くなる等の欠点
があつた。
面に平面実装でき、しかも薄型のミニモールドタ
イプのトランジスタが多用されるようになつてき
た。ミニモールドタイプのトランジスタはモール
ドされた丸あるいは長方形等の平たい形状で、そ
の側面から周囲に各電極が突出し、従来のものに
比べ小型になつており、絶縁基板上に取り付け易
いが、小型になつているために各電極が接近し、
入出力間のアイソレーシヨンが悪くなる等の欠点
があつた。
本考案の上記の欠点を解消したもので、その実
施例を第１図、第２図に示して詳細に説明する。
施例を第１図、第２図に示して詳細に説明する。
ミニモールドタイプのデユアルゲート
MOSFETを使用し、第１ゲートを入力、ドレイ
ンを出力とし、第２ゲート、ソースをバイパスコ
ンデンサを介して接地する高周波増幅回路ハイブ
リツドICで形成するには、まず、FET１の第１
ゲート３が接続される入力電極パターン７と第２
ゲート２が接続されFET１の下部までのびてい
る接地電極パターン６とソース４が接続され
FET１の下部までのびている接地電極パターン
８とドレイン５が接続される出力電極パターン９
とを印刷等の手段によりセラミツク等の絶縁基板
１４に形成し、バイパスコンデンサを接続する接
地電極パターン６，８の一部分であるFET１の
下部までのびたパターン上に誘電体層１０，１１
を設け、誘電体層１０，１１の上に上部電極パタ
ーン１２を設け、上部電極パターン１２と絶縁基
板１４の裏面に設けられた接地パターン１５とを
スルーホール１３によつて接続し、上部電極パタ
ーン１２上にFET１を配置した構成である。
MOSFETを使用し、第１ゲートを入力、ドレイ
ンを出力とし、第２ゲート、ソースをバイパスコ
ンデンサを介して接地する高周波増幅回路ハイブ
リツドICで形成するには、まず、FET１の第１
ゲート３が接続される入力電極パターン７と第２
ゲート２が接続されFET１の下部までのびてい
る接地電極パターン６とソース４が接続され
FET１の下部までのびている接地電極パターン
８とドレイン５が接続される出力電極パターン９
とを印刷等の手段によりセラミツク等の絶縁基板
１４に形成し、バイパスコンデンサを接続する接
地電極パターン６，８の一部分であるFET１の
下部までのびたパターン上に誘電体層１０，１１
を設け、誘電体層１０，１１の上に上部電極パタ
ーン１２を設け、上部電極パターン１２と絶縁基
板１４の裏面に設けられた接地パターン１５とを
スルーホール１３によつて接続し、上部電極パタ
ーン１２上にFET１を配置した構成である。
叙上のように本考案は第２ゲート２、ソース４
を接地電極パターン６，８からバイパスコンデン
サを介して接地パターン１５へと接続しているの
で第２ゲート２、ソース４が最短距離で確実な接
地ができ、かつ、第２ゲート２とソース４とを最
短距離で交流的に接続でき、両者間のインピーダ
ンスが十分に低くなり、利得を充分とれる。
を接地電極パターン６，８からバイパスコンデン
サを介して接地パターン１５へと接続しているの
で第２ゲート２、ソース４が最短距離で確実な接
地ができ、かつ、第２ゲート２とソース４とを最
短距離で交流的に接続でき、両者間のインピーダ
ンスが十分に低くなり、利得を充分とれる。
また、第１ゲート３が接続される入力電極パタ
ーン７とドレイン５が接続される出力電極パター
ン９との間に接地電位の上部電極パターン１２が
位置するので、入力と出力との分離が良くアイソ
レーシヨンが向上し、イメージ、中間周波信号、
スプリアス等の妨害信号の妨害排除特性が良好と
なる。
ーン７とドレイン５が接続される出力電極パター
ン９との間に接地電位の上部電極パターン１２が
位置するので、入力と出力との分離が良くアイソ
レーシヨンが向上し、イメージ、中間周波信号、
スプリアス等の妨害信号の妨害排除特性が良好と
なる。
さらに、バイパスコンデンサの上にFET１を
位置させ、しかもバイパスコンデンサは絶縁基板
１４に設けられた接地電極パターン６，８を一方
の電極にしているので薄型であつて、高密度化で
き小型のハイブリツドICが得られる。
位置させ、しかもバイパスコンデンサは絶縁基板
１４に設けられた接地電極パターン６，８を一方
の電極にしているので薄型であつて、高密度化で
き小型のハイブリツドICが得られる。
さらにまた、接地電位の上部電極パターン１２
の上にFET１を設けるのでFET１で発生する電
磁波をシールドする等のきわめて大きな効果を奏
する。
の上にFET１を設けるのでFET１で発生する電
磁波をシールドする等のきわめて大きな効果を奏
する。
第１図は本考案による第１の実施例を示す平面
図、第２図は同じくその断側面図である。 １……FET、２……第２ゲート、３……第１
ゲート、４……ソース、５……ドレイン、６，８
……接地電極パターン、７……入力電極パター
ン、９……出力電極パターン、１０，１１……誘
電体層、１２……上部電極パターン、１３……ス
ルーホール、１４……絶縁基板、１５……接地パ
ターン。
図、第２図は同じくその断側面図である。 １……FET、２……第２ゲート、３……第１
ゲート、４……ソース、５……ドレイン、６，８
……接地電極パターン、７……入力電極パター
ン、９……出力電極パターン、１０，１１……誘
電体層、１２……上部電極パターン、１３……ス
ルーホール、１４……絶縁基板、１５……接地パ
ターン。
Claims (1)
- トランジスタの入力電極、出力電極、および接
地電極がそれぞれ接続される入力電極パターン、
出力電極パターン、および接地電極パターンをそ
れぞれ絶縁基板上に設け、前記接地電極パターン
の上に誘電体および上部電極パターンを順次設け
てバイパスコンデンサと成し、前記上部電極パタ
ーンを延長して前記入力電極パターンと前記出力
電極パターンとの間に位置させるとともに接地パ
ターンに接続し、前記バイパスコンデンサ上に前
記トランジスタを位置させたことを特徴とするハ
イブリツドICの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980020633U JPH0214202Y2 (ja) | 1980-02-20 | 1980-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980020633U JPH0214202Y2 (ja) | 1980-02-20 | 1980-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123578U JPS56123578U (ja) | 1981-09-19 |
| JPH0214202Y2 true JPH0214202Y2 (ja) | 1990-04-18 |
Family
ID=29616819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980020633U Expired JPH0214202Y2 (ja) | 1980-02-20 | 1980-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214202Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435860U (ja) * | 1977-08-15 | 1979-03-08 |
-
1980
- 1980-02-20 JP JP1980020633U patent/JPH0214202Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123578U (ja) | 1981-09-19 |
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