JPH0214308A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0214308A JPH0214308A JP1016161A JP1616189A JPH0214308A JP H0214308 A JPH0214308 A JP H0214308A JP 1016161 A JP1016161 A JP 1016161A JP 1616189 A JP1616189 A JP 1616189A JP H0214308 A JPH0214308 A JP H0214308A
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- data processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置、特に低消費電力の大規模集
積回路（ＬＳＩ）に使用するに好適なりロック制御回路
を備えたデータ処理装置に関する。
積回路（ＬＳＩ）に使用するに好適なりロック制御回路
を備えたデータ処理装置に関する。
近年、半導体技術の進歩には著しいものがあり、特にＭ
ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）の微細化は顕著である。これに伴ない、多
くの機能が数ミリ角のシリコン上に集積されるようにな
った。
ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）の微細化は顕著である。これに伴ない、多
くの機能が数ミリ角のシリコン上に集積されるようにな
った。
ところが、高集積・高速になればなるほど消費電力が増
加し、パッケージの熱放散など厳しい状況になりつつあ
る。そこで、信号の変化時しが電力を消費しないＣＭ
ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）が有力
なデバイスとして脚光を浴びている。低消費電力がゆえ
に、ＣＭＯＳデバイスではバッテリ・バックアップある
いはバッテリそのもので電力供給を行うものも多い。こ
の為、より低消費電力化が要求されるようになった。
加し、パッケージの熱放散など厳しい状況になりつつあ
る。そこで、信号の変化時しが電力を消費しないＣＭ
ＯＳ （Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）が有力
なデバイスとして脚光を浴びている。低消費電力がゆえ
に、ＣＭＯＳデバイスではバッテリ・バックアップある
いはバッテリそのもので電力供給を行うものも多い。こ
の為、より低消費電力化が要求されるようになった。
従来、マイクロプロセッサなどのＬＳＩでは、クロック
を停止してＬＳＩ内部の信号変化をなくし、低電力化が
図られているものもある。その−例を第１図に示す。こ
のクロック制御回路は、クロック供給停止を要求する信
号１ｃを２相クロックｌａ、ｌｂに同期化するフリップ
・フロップ１１〜１３、タロツクの供給を禁止するＡＮ
Ｄゲート１４，１５、データ処理部１６より成る。本回
路の動作を第２図のタイム・チャートを参照しつつ説明
する。今、クロック供給停止要求信号１ｃが非同期化に
ｒｒ Ｈ７１からＬｄ Ｌ ＩＴへ落ちたとすると、先
ずフリップ・フロップ１１によりクロック１ｂで同期化
され、信号１ｄを得る。ところが、信号１ｄには同期化
の際のチャタリングが発生している可能性がある為、次
にフリップ・フロップ１２によりクロック１ａで同期化
して信号１ｅを得る。更に、フリップ・フロップ１３に
よりクロック１ｂで同期化した信号１ｆも得ておく、信
号ｉｆ、ｌｅはそれぞれ、ＡＮＤゲート１４，１５によ
りクロックｌａ、ｌｂを禁止し、データ処理部１６に供
給されるべきクロック１ｇ及び１ｈは“Ｌ”に固定され
る。ここで、データ処理部１６内の信号変化がなくなり
、ＣＭＯＳデバイスは電力消費を停止する。ところが、
以上述べたクロック供給停止要求信号はＬＳＩ外部から
与えられたり、一定の周期で与えられたりする為に応用
システムに応じた柔軟性に欠ける面もあった。
を停止してＬＳＩ内部の信号変化をなくし、低電力化が
図られているものもある。その−例を第１図に示す。こ
のクロック制御回路は、クロック供給停止を要求する信
号１ｃを２相クロックｌａ、ｌｂに同期化するフリップ
・フロップ１１〜１３、タロツクの供給を禁止するＡＮ
Ｄゲート１４，１５、データ処理部１６より成る。本回
路の動作を第２図のタイム・チャートを参照しつつ説明
する。今、クロック供給停止要求信号１ｃが非同期化に
ｒｒ Ｈ７１からＬｄ Ｌ ＩＴへ落ちたとすると、先
ずフリップ・フロップ１１によりクロック１ｂで同期化
され、信号１ｄを得る。ところが、信号１ｄには同期化
の際のチャタリングが発生している可能性がある為、次
にフリップ・フロップ１２によりクロック１ａで同期化
して信号１ｅを得る。更に、フリップ・フロップ１３に
よりクロック１ｂで同期化した信号１ｆも得ておく、信
号ｉｆ、ｌｅはそれぞれ、ＡＮＤゲート１４，１５によ
りクロックｌａ、ｌｂを禁止し、データ処理部１６に供
給されるべきクロック１ｇ及び１ｈは“Ｌ”に固定され
る。ここで、データ処理部１６内の信号変化がなくなり
、ＣＭＯＳデバイスは電力消費を停止する。ところが、
以上述べたクロック供給停止要求信号はＬＳＩ外部から
与えられたり、一定の周期で与えられたりする為に応用
システムに応じた柔軟性に欠ける面もあった。
本発明の目的は、ソフトウェア制御のクロック制御回路
を備える事により、低消費電力化を柔軟に行えるデータ
処理装置を提供することにある。
を備える事により、低消費電力化を柔軟に行えるデータ
処理装置を提供することにある。
本発明は、上記データ処理命令とともにあらかじめ記憶
されているクロック供給停止命令の実行により、複数の
クロック信号を低電位レベルあるいは高電位レベルの混
在状態にして停止する手段と、クロック停止解除のため
の割込みにより、クロック信号の停止解除を行なう手段
と、停止解除後、割込みによる処理を行なうか、あるい
はタロツク供給停止命令の次の命令を実行するかを判定
するマスク論理手段、とを備えたものである。
されているクロック供給停止命令の実行により、複数の
クロック信号を低電位レベルあるいは高電位レベルの混
在状態にして停止する手段と、クロック停止解除のため
の割込みにより、クロック信号の停止解除を行なう手段
と、停止解除後、割込みによる処理を行なうか、あるい
はタロツク供給停止命令の次の命令を実行するかを判定
するマスク論理手段、とを備えたものである。
次に、本発明を好適に実施する一例を詳細に説明する。
第３図は本発明になるデータ処理装置のタロツク制御回
路を示したものである。本回路は、データ処理装置の特
定命令を検知し、同期化するフリップ・フロップ３００
，３０１、クロックの停止を制御するフリップ・フロッ
プ３０２，３０３、クロック群３ａ、３ｂ、３ｃの供給
を禁止するクロック・ゲート３０４〜３０６．４レベル
の割込みを同期化し、記憶するフリップ・フロップ群３
１０〜３１７、少なくとも１つの割込みのあった事を検
知するＯＲゲート３１８、クロック停止の解除タイミン
グを得るフリップ・フロップ群３１９〜３２１、割込み
の同期化及び記憶タイミングを決めるクロック・ゲート
３２２，３２３、割込みのマスク・ゲート３２４より構
成される。
路を示したものである。本回路は、データ処理装置の特
定命令を検知し、同期化するフリップ・フロップ３００
，３０１、クロックの停止を制御するフリップ・フロッ
プ３０２，３０３、クロック群３ａ、３ｂ、３ｃの供給
を禁止するクロック・ゲート３０４〜３０６．４レベル
の割込みを同期化し、記憶するフリップ・フロップ群３
１０〜３１７、少なくとも１つの割込みのあった事を検
知するＯＲゲート３１８、クロック停止の解除タイミン
グを得るフリップ・フロップ群３１９〜３２１、割込み
の同期化及び記憶タイミングを決めるクロック・ゲート
３２２，３２３、割込みのマスク・ゲート３２４より構
成される。
本回路の動作をクロックの停止時と解除時の２つの場合
に分けて説明する。
に分けて説明する。
（１）クロック停止時の動作
説明の都合上、データ処理装置はマイクロプログラム制
御とする。特定命令すなわちクロックの停止により低消
費電力モードに入る命令の実行を司るマイクロプログラ
ムの中で、クロック停止要求の為のマイクロ命令が読み
出されると、信号３ｄがＩＩ ＨＩＩとなる。これをタ
ロツク３ｂによってフリップ・フロップ３００に記憶し
、これにより得た信号３ｅを更にクロック３ａによって
フリップ・フロップ３０１にタイミングを合せる。クロ
ック３ａに同期した信号３ｆはクロック３ｂによりフリ
ップ・フロップ３０２をセットし、クロック停止を指示
する。クロック停止信号３ｇはフリップ・フロップ３０
３によりクロック３ａで同期をとった後、一対の信号３
ｈ、３ｉ （３ｈ）によりクロック・ゲート３０４〜３
０６を制御し、クロック３ａに対応するクロック３ｘは
ゲート３０５によりＩｔ ＨＩ＋状態に、クロック３ｂ
及び３ｃに対応するクロック３ｙ及び３ｚはＩｔ Ｌ
Ｉ＋状態で停止する。この理由は、クロック３Ｘがデー
タ処理装置の１マイクロ動作におけるダイナミック論理
のプリチャージに用いられる為、クロック停止時にプリ
チャージ状態にしておく事により停止解除時の動作を円
滑にする役割を果す。これによってクロック停止期間に
電力を消費する事はない。以上のようにして停止制御さ
れ得るクロック３ｘ、３ｙ、３ｚはデータ処理装置に供
給されているから該装置内の信号変化がなくなり、ＣＭ
Ｏ５回路では電力消費がなくなる。第４図はクロック停
止までのタイム・シーケンスを示したものである。
御とする。特定命令すなわちクロックの停止により低消
費電力モードに入る命令の実行を司るマイクロプログラ
ムの中で、クロック停止要求の為のマイクロ命令が読み
出されると、信号３ｄがＩＩ ＨＩＩとなる。これをタ
ロツク３ｂによってフリップ・フロップ３００に記憶し
、これにより得た信号３ｅを更にクロック３ａによって
フリップ・フロップ３０１にタイミングを合せる。クロ
ック３ａに同期した信号３ｆはクロック３ｂによりフリ
ップ・フロップ３０２をセットし、クロック停止を指示
する。クロック停止信号３ｇはフリップ・フロップ３０
３によりクロック３ａで同期をとった後、一対の信号３
ｈ、３ｉ （３ｈ）によりクロック・ゲート３０４〜３
０６を制御し、クロック３ａに対応するクロック３ｘは
ゲート３０５によりＩｔ ＨＩ＋状態に、クロック３ｂ
及び３ｃに対応するクロック３ｙ及び３ｚはＩｔ Ｌ
Ｉ＋状態で停止する。この理由は、クロック３Ｘがデー
タ処理装置の１マイクロ動作におけるダイナミック論理
のプリチャージに用いられる為、クロック停止時にプリ
チャージ状態にしておく事により停止解除時の動作を円
滑にする役割を果す。これによってクロック停止期間に
電力を消費する事はない。以上のようにして停止制御さ
れ得るクロック３ｘ、３ｙ、３ｚはデータ処理装置に供
給されているから該装置内の信号変化がなくなり、ＣＭ
Ｏ５回路では電力消費がなくなる。第４図はクロック停
止までのタイム・シーケンスを示したものである。
（２）クロック停止解除時の動作
クロック停止制御は前述した如く、命令によってプログ
ラマブルとなる。一方、停止解除はデータ処理装置への
割込みによって行う。ここでいう割込みとは、入出力装
置からのサービス要求、エラー、リセット等を指す。第
３図に示した４レベルの割込みは信号３１．３ｍ、３ｎ
、３ｏにより第１のフリップ・フロップ群３１０〜３１
３にクロック・ゲート３２２により供給される同期クロ
ック３ｔで受は取られる。次に、チャタリング防止の為
、第２のフリップ・フロップ群３１４〜３１７にクロッ
ク・ゲート３２３により供給される別の同期クロック３
Ｓで受は直す。例えば、それらの同期化割込み信号の１
つであるフリップ・フロップ３１７出力３ｐはＮＯＲゲ
ート３１８に入力し、フリップ・フロップ３１９にクロ
ック３ａで記憶される。、４レベルの割込みのいずれが
入ってもＮＯＲゲート３１８により割込み有として検出
し、これをフリップ・フロップ３１９に反映する。フリ
ップ・フロップ３１９の出力３ｑはフリップ・フロップ
３２０，３２１で更に同期化され、信号３ｒを得ており
、前記したクロック停止制御用のフリップ・フロップ３
０２をリセットする。そして、フリップ・フロップ３０
３はクロック３ａに同期してクロック停止解除を信号３
ｈ。
ラマブルとなる。一方、停止解除はデータ処理装置への
割込みによって行う。ここでいう割込みとは、入出力装
置からのサービス要求、エラー、リセット等を指す。第
３図に示した４レベルの割込みは信号３１．３ｍ、３ｎ
、３ｏにより第１のフリップ・フロップ群３１０〜３１
３にクロック・ゲート３２２により供給される同期クロ
ック３ｔで受は取られる。次に、チャタリング防止の為
、第２のフリップ・フロップ群３１４〜３１７にクロッ
ク・ゲート３２３により供給される別の同期クロック３
Ｓで受は直す。例えば、それらの同期化割込み信号の１
つであるフリップ・フロップ３１７出力３ｐはＮＯＲゲ
ート３１８に入力し、フリップ・フロップ３１９にクロ
ック３ａで記憶される。、４レベルの割込みのいずれが
入ってもＮＯＲゲート３１８により割込み有として検出
し、これをフリップ・フロップ３１９に反映する。フリ
ップ・フロップ３１９の出力３ｑはフリップ・フロップ
３２０，３２１で更に同期化され、信号３ｒを得ており
、前記したクロック停止制御用のフリップ・フロップ３
０２をリセットする。そして、フリップ・フロップ３０
３はクロック３ａに同期してクロック停止解除を信号３
ｈ。
３ｉ（丁丁）、クロック・ゲート３０４〜３０６により
行う。クロック停止解除のタイム・チャートを第５図に
示したが、円滑にクロック動作開始が達成される。
行う。クロック停止解除のタイム・チャートを第５図に
示したが、円滑にクロック動作開始が達成される。
次に、クロック停止解除後の動作について説明する。ク
ロック制御回路に割込み信号３１．３ｍ。
ロック制御回路に割込み信号３１．３ｍ。
３ｎ、３ｏの少なくともいずれか１つが入力し。
クロックの停止状態を解除した後、データ処理装置はマ
スク・ゲート３２４による結果をみて割込み処理に入る
か否かを判定し、処理を続行するが、この様子を第６図
に示したマイクロ命令フロー・チャートにより説明する
。本フロー・チャートは１つのブロックが１マイクロ命
令を示している。
スク・ゲート３２４による結果をみて割込み処理に入る
か否かを判定し、処理を続行するが、この様子を第６図
に示したマイクロ命令フロー・チャートにより説明する
。本フロー・チャートは１つのブロックが１マイクロ命
令を示している。
第４図、第５図に示したタイム・チャートとの関係で以
下説明する。クロック停止の為の命令実行はブロック１
のＰ Ｃ（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）デクリメ
ントから開始する。これは命令フェッチ段階でパイプラ
イン制御がなされ、ＰＣが１つ多くインクリメントされ
ていた為で１本発明とは直接関連がないので詳細の説明
は省略する。次に、ブロック２のクロック停止の為のマ
イクロ命令を発し、クロック停止状態に入って行く。ブ
ロック３のＮ。
下説明する。クロック停止の為の命令実行はブロック１
のＰ Ｃ（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）デクリメ
ントから開始する。これは命令フェッチ段階でパイプラ
イン制御がなされ、ＰＣが１つ多くインクリメントされ
ていた為で１本発明とは直接関連がないので詳細の説明
は省略する。次に、ブロック２のクロック停止の為のマ
イクロ命令を発し、クロック停止状態に入って行く。ブ
ロック３のＮ。
−ｏｐ （魔０ｐｅｒａｔｉｏｎ）はクロックが完全に
停止するのでの余裕であり、ブロック４のＮｏ−○Ｐは
クロック停止時に割込み待ちを行うためのマイクロ命令
である。
停止するのでの余裕であり、ブロック４のＮｏ−○Ｐは
クロック停止時に割込み待ちを行うためのマイクロ命令
である。
以上のブロック４のＮｏ−０Ｐ状態で割込みが受は付け
られると、一定の同期化サイクルを経てブロック５の命
令フェッチ先頭のマイクロ命令へと制御を移す。ここで
はｐｃをＭ Ａ Ｒ（ＭｅｍｏｒｙＡｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ） ヘ送出し、ＰＣインクリメントを行
う。ブロック６では主メモリの読み出しを行い、ブロッ
ク７で読み出した命令を命令レジスタＩ Ｒ（Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ） ヘ取り込む。こ
のようにして、ブロック８のマイクロ命令実行後、割込
みチエツクを行い、前記したマスク・ゲート３２４の出
力に割込み信号が存在する時には割込み処理のマイクロ
プログラム（ブロック９．１０）へと分岐し、割込み信
号が存在しない時にはブロック７で取り込んだ命令に応
じた実行用マイクロプログラムの１つへ分岐する。以上
示した如く、クロック停止解除後はマスク・ゲート３２
４の状態により割込み処理あるいは次の命令へとマクロ
なプログラムは制御されることになる。
られると、一定の同期化サイクルを経てブロック５の命
令フェッチ先頭のマイクロ命令へと制御を移す。ここで
はｐｃをＭ Ａ Ｒ（ＭｅｍｏｒｙＡｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ） ヘ送出し、ＰＣインクリメントを行
う。ブロック６では主メモリの読み出しを行い、ブロッ
ク７で読み出した命令を命令レジスタＩ Ｒ（Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ） ヘ取り込む。こ
のようにして、ブロック８のマイクロ命令実行後、割込
みチエツクを行い、前記したマスク・ゲート３２４の出
力に割込み信号が存在する時には割込み処理のマイクロ
プログラム（ブロック９．１０）へと分岐し、割込み信
号が存在しない時にはブロック７で取り込んだ命令に応
じた実行用マイクロプログラムの１つへ分岐する。以上
示した如く、クロック停止解除後はマスク・ゲート３２
４の状態により割込み処理あるいは次の命令へとマクロ
なプログラムは制御されることになる。
以上のように、図示した実施例によれば特殊命令により
ユーザー・プログラマブルなりロック停止が行え、これ
によって低消費電力モードへと移れる。更に、割込みの
マスク状態に応じて割込み処理あるいは次の命令へと柔
軟な制御が可能となる。
ユーザー・プログラマブルなりロック停止が行え、これ
によって低消費電力モードへと移れる。更に、割込みの
マスク状態に応じて割込み処理あるいは次の命令へと柔
軟な制御が可能となる。
以上詳細に説明したように、本発明によれば、データ処
理装置におけるタロツク制御回路をソフトウェアにより
停止し、割込みによってこれを解除することで、低消費
電力化を柔軟に制御し得る効果を奏する。
理装置におけるタロツク制御回路をソフトウェアにより
停止し、割込みによってこれを解除することで、低消費
電力化を柔軟に制御し得る効果を奏する。
第１図は従来のタロツク制御回路を示した図、第２図は
そのタイム・チャートを示した図、第３図は本発明にな
るデータ処理装置のタロツク制御回路を示した図、第４
図はそのクロック停止時のタイム・チャートを示した図
、第５図はタロツク停止解除時のタイム・チャートを示
した図、第６図は一連のクロック禁止／解除を制御する
マイクロプログラムのフロー・チャートを示した図であ
る。 ３００．３０２・・フリップ・フロップ、３０４゜３０
５．３０６・・・クロック・ゲート、３１８・Ｎ０Ｔ２
Ｎ−）。 ｑ・・・フ Ｊツブ・ フロップ６ 校 崩 図 不２−図 ３′ｊ 帛午目 ３″Ｊ 帛Ｓ 図
そのタイム・チャートを示した図、第３図は本発明にな
るデータ処理装置のタロツク制御回路を示した図、第４
図はそのクロック停止時のタイム・チャートを示した図
、第５図はタロツク停止解除時のタイム・チャートを示
した図、第６図は一連のクロック禁止／解除を制御する
マイクロプログラムのフロー・チャートを示した図であ
る。 ３００．３０２・・フリップ・フロップ、３０４゜３０
５．３０６・・・クロック・ゲート、３１８・Ｎ０Ｔ２
Ｎ−）。 ｑ・・・フ Ｊツブ・ フロップ６ 校 崩 図 不２−図 ３′ｊ 帛午目 ３″Ｊ 帛Ｓ 図
Claims (1)
- 【特許請求の範囲】 １、クロック制御回路を備え、あらかじめ記憶されてい
るデータ処理命令を含むプログラムを順次読出して実行
するデータ処理装置において、上記クロック制御回路は
、 上記データ処理命令とともにあらかじめ記憶されている
クロック供給停止命令の実行により、複数のクロック信
号を低電位レベルあるいは高電位レベルの混在状態にし
て停止する手段と、クロック停止解除のための割込みに
より、上記クロック信号の停止解除を行なう手段と、上
記停止解除後、上記割込みによる処理を行なうか、ある
いは上記クロック供給停止命令の次の命令を実行するか
を判定するマスク論理手段、 とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016161A JPH0654457B2 (ja) | 1989-01-27 | 1989-01-27 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016161A JPH0654457B2 (ja) | 1989-01-27 | 1989-01-27 | データ処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55150900A Division JPS5775335A (en) | 1980-10-27 | 1980-10-27 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214308A true JPH0214308A (ja) | 1990-01-18 |
| JPH0654457B2 JPH0654457B2 (ja) | 1994-07-20 |
Family
ID=11908786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016161A Expired - Lifetime JPH0654457B2 (ja) | 1989-01-27 | 1989-01-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654457B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286213A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| WO2005050050A1 (en) * | 2003-11-24 | 2005-06-02 | Freni Brembo S.P.A. | Immobilising device for a disc brake and corresponding method of use |
| JP2008299740A (ja) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | 非同期マイクロプロセッサ、電子情報装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5518931B2 (ja) | 2012-04-26 | 2014-06-11 | 株式会社三共 | 遊技機 |
-
1989
- 1989-01-27 JP JP1016161A patent/JPH0654457B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286213A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| WO2005050050A1 (en) * | 2003-11-24 | 2005-06-02 | Freni Brembo S.P.A. | Immobilising device for a disc brake and corresponding method of use |
| JP2008299740A (ja) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | 非同期マイクロプロセッサ、電子情報装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654457B2 (ja) | 1994-07-20 |
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