JPH0214322A - プログラム制御回路 - Google Patents
プログラム制御回路Info
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- JPH0214322A JPH0214322A JP16252088A JP16252088A JPH0214322A JP H0214322 A JPH0214322 A JP H0214322A JP 16252088 A JP16252088 A JP 16252088A JP 16252088 A JP16252088 A JP 16252088A JP H0214322 A JPH0214322 A JP H0214322A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ演算処理におけるプログラム制御回路
に係り、特に、高速制御用のプロセッサ用スタックに好
適なプログラム制御回路に関する。
に係り、特に、高速制御用のプロセッサ用スタックに好
適なプログラム制御回路に関する。
高速データ処理や高速制御用に用いられるプロセッサで
は、高速化を図るために、種々なノ・−ドウエアアーキ
テクチャが採用されている。
は、高速化を図るために、種々なノ・−ドウエアアーキ
テクチャが採用されている。
そのうちの一つとして、スタックの内蔵化が挙げられる
。これは、サブルーチンコールおよびリターン命令によ
るプログラム戻り番地のブツシュおよびポツプ動作の高
速化により、サブルーチンコールのオーバーヘッドを削
減する方法である。
。これは、サブルーチンコールおよびリターン命令によ
るプログラム戻り番地のブツシュおよびポツプ動作の高
速化により、サブルーチンコールのオーバーヘッドを削
減する方法である。
内蔵スタックの構成法としては、レジスタで構成する方
法と、内蔵メモリで構成する方法とがある。レジスタで
構成する方法は、一般的にメモリより高速であるが、ハ
ードウェア量が多いため、スタックの容量は大きくでき
ない。逆に、メモリによる構成法では、性能は若干落ち
るが、レジス夕構成法に比べ、容量を太きくできるとい
う特徴がある。
法と、内蔵メモリで構成する方法とがある。レジスタで
構成する方法は、一般的にメモリより高速であるが、ハ
ードウェア量が多いため、スタックの容量は大きくでき
ない。逆に、メモリによる構成法では、性能は若干落ち
るが、レジス夕構成法に比べ、容量を太きくできるとい
う特徴がある。
しかしながら、上記どちらの構成法でも、スタックが内
蔵であるため、容量に限界があり、限界を越えた時には
問題が発生する。
蔵であるため、容量に限界があり、限界を越えた時には
問題が発生する。
これに対して、内蔵スタックによる高速化を実現したプ
ロセッサが、いくつか製品化されている。
ロセッサが、いくつか製品化されている。
その１つとして、内蔵メモリによる高速スタックの実現
が可能で、上記の限界を越えた場合の問題を、内蔵メモ
リと外付メモリを連続とすることで解決した例がある。
が可能で、上記の限界を越えた場合の問題を、内蔵メモ
リと外付メモリを連続とすることで解決した例がある。
例えば、日立１６ビツトマイク０７０ ＋ ノサＨＤ６
４１０１６（ＨＤ６４１ｏ１６カタログＰ。
４１０１６（ＨＤ６４１ｏ１６カタログＰ。
１４）には、内蔵ＲＡＭを高速スタックエリアとして使
用できることが記載され、さらに、内蔵ＲＡＭカオーハ
ーフローしたときは、スタックヲ外部ＲＡＭに切換える
ことが記載されている。
用できることが記載され、さらに、内蔵ＲＡＭカオーハ
ーフローしたときは、スタックヲ外部ＲＡＭに切換える
ことが記載されている。
〔発明が解決しようとする課題〕
上記従来技術は、内蔵スタックの容量限界の問題は解決
したが、限界を越えると外部メモリをアクセスするため
、スタックの高速性が有効に使えないという問題がある
。問題を具体的に示す例を以下に示す。
したが、限界を越えると外部メモリをアクセスするため
、スタックの高速性が有効に使えないという問題がある
。問題を具体的に示す例を以下に示す。
第１１図にプログラムの例をＰＡＤで示す。
同図において、Ａ−５のブロックは処理を表わし、特に
Ｂ、Ｅ、Ｈ，に、Ｐはループ処理で、処理回数がそれぞ
れｎｎ 、 ｆＬｚ 、 ｎＨ、”ｘ ＋ ｒＬＰ
テアル。
Ｂ、Ｅ、Ｈ，に、Ｐはループ処理で、処理回数がそれぞ
れｎｎ 、 ｆＬｚ 、 ｎＨ、”ｘ ＋ ｒＬＰ
テアル。
内蔵スタックの限界がネスティングレベル１までとする
と、Ａ−Ｌの処理は内蔵スタックで行えるが、Ｍ−５は
外部スタックとなる。
と、Ａ−Ｌの処理は内蔵スタックで行えるが、Ｍ−５は
外部スタックとなる。
プログラムが動作する時の処理回数を表わすと、Ａ−Ｆ
は１回、Ｇ−１はｎ１回、／−Ｌは７Ｌ４回。
は１回、Ｇ−１はｎ１回、／−Ｌは７Ｌ４回。
Ｍ−ＮはｎＢ Ｘ ｎＨ回、０〜Ｑはｎｚ Ｘ ｎ１回
、Ｒ−５はｎｚ Ｘ ｎｚ Ｘ ｎｐ回と、下の処理は
ど処理回数が多いことが判る。このことは、従来技術で
は、処理回数の少ない部分（，４−Ｌ）は高速スタック
で動作し、処理回数の多い部分（Ｍ−ｓ）は外部の遅い
スタックで動作することになり、内蔵スタックの高速性
が有効に使えないことを示している。
、Ｒ−５はｎｚ Ｘ ｎｚ Ｘ ｎｐ回と、下の処理は
ど処理回数が多いことが判る。このことは、従来技術で
は、処理回数の少ない部分（，４−Ｌ）は高速スタック
で動作し、処理回数の多い部分（Ｍ−ｓ）は外部の遅い
スタックで動作することになり、内蔵スタックの高速性
が有効に使えないことを示している。
ここで示したプログラムは、−例であるが、多くの場合
は、ここに示したように、複数のネスティングで、ルー
プ処理が行われているため、同じ問題が発生する。
は、ここに示したように、複数のネスティングで、ルー
プ処理が行われているため、同じ問題が発生する。
本発明の目的は、内蔵スタックの高速性を、スタックア
クセス頻度の高い部分に適用できるため、プログラムの
性能向上が実現できるプログラム制御回路を提供するこ
とにある。
クセス頻度の高い部分に適用できるため、プログラムの
性能向上が実現できるプログラム制御回路を提供するこ
とにある。
上記目的は、プログラムの制御命令を解析するデコーダ
と、プログラムの番地を格納するスタックとを備えてな
るプログラム制御回路において、上記スタックを、内蔵
メモリに設定した内蔵スタックと、外部メモリに設定し
た外付スタックとを備え、かつ、上記デコーダに、プロ
グラム中に記述されるスタック切換命令を解読して、上
記内蔵スタックと外付スタックとを切換える切換機能を
設けて構成することにより、達成される。
と、プログラムの番地を格納するスタックとを備えてな
るプログラム制御回路において、上記スタックを、内蔵
メモリに設定した内蔵スタックと、外部メモリに設定し
た外付スタックとを備え、かつ、上記デコーダに、プロ
グラム中に記述されるスタック切換命令を解読して、上
記内蔵スタックと外付スタックとを切換える切換機能を
設けて構成することにより、達成される。
本発明において、上記切換機能の切換は、スタック使用
頻度の高い下位の処理に対して内蔵スタックを割当て、
使用頻度の低い上位の処理に外付スタックを割当てる本
のであることが好ましいにの態様としては、例えば、デ
コーダに、下位ルーチンをコールする時に使用する、ス
タック切換えサブルーチンコール命令を解読する機能を
追加し、この命令の実行時には、スタックを外部メモリ
から内蔵スタックに切換え、リターン時に元のスタック
に切換える機構を設けるものがある。
頻度の高い下位の処理に対して内蔵スタックを割当て、
使用頻度の低い上位の処理に外付スタックを割当てる本
のであることが好ましいにの態様としては、例えば、デ
コーダに、下位ルーチンをコールする時に使用する、ス
タック切換えサブルーチンコール命令を解読する機能を
追加し、この命令の実行時には、スタックを外部メモリ
から内蔵スタックに切換え、リターン時に元のスタック
に切換える機構を設けるものがある。
上述したように、一般に、下の処理はど処理回数が多い
。そこで、処理回数の多い下の処理を呼び出すサブルー
チンコール命令を、外部スタックから内蔵スタックに切
換えるサブルーチンコール命令に置き換えることで、ス
タック使用頻度の低い上位処理は外部の遅いスタックを
、使用頻度の高い下位処理は内蔵の高速スタックを使用
することになり、内蔵スタックの高速性が有効に使用で
きる。
。そこで、処理回数の多い下の処理を呼び出すサブルー
チンコール命令を、外部スタックから内蔵スタックに切
換えるサブルーチンコール命令に置き換えることで、ス
タック使用頻度の低い上位処理は外部の遅いスタックを
、使用頻度の高い下位処理は内蔵の高速スタックを使用
することになり、内蔵スタックの高速性が有効に使用で
きる。
以下、本発明の一実施例について第１図〜第１０図を参
照して説明する。
照して説明する。
笛１Ｍは宙添伺１のプログラム制御湘Ｈ此の泗罰ん示す
ブロック図である。
ブロック図である。
同図におし・て、１は制御回路、２，５，７，１２゜１
３はセレクタ、３は内蔵スタックポインタ、４゜９はス
タックポインタを＋１するための加減算器、６は内！ス
タック、８は外部スタックポインタ、１０はワークポイ
ンタ、１１は比較器、１４はプログラムカウンタ、１５
はプログラムカウンタ１４を＋１するための加算器、１
６はメモリインターフェイス、１７はプログラムメモリ
、１８は外部メモリである。
３はセレクタ、３は内蔵スタックポインタ、４゜９はス
タックポインタを＋１するための加減算器、６は内！ス
タック、８は外部スタックポインタ、１０はワークポイ
ンタ、１１は比較器、１４はプログラムカウンタ、１５
はプログラムカウンタ１４を＋１するための加算器、１
６はメモリインターフェイス、１７はプログラムメモリ
、１８は外部メモリである。
第２図は上記した制御回路１の内部構成を示すフロック
図である。
図である。
同図において、１０１は制御命令デコーダ、１０２゜１
０３．１０４はＯＲゲート、１０５，１０６，１０７，
１０８，１０９はＡＮＤゲート、１１０．ＩＮはフリッ
プフロップ、１１２は排他論理和をとるＥＯＲゲート、
１１３はＮＯＴゲートである。
０３．１０４はＯＲゲート、１０５，１０６，１０７，
１０８，１０９はＡＮＤゲート、１１０．ＩＮはフリッ
プフロップ、１１２は排他論理和をとるＥＯＲゲート、
１１３はＮＯＴゲートである。
また、５１，５２゜Ｓ５． 、 Ｓ３． 、 Ｓ４ 、
５５はセレクタのセレクト信号、Ｌｌ、Ｌ２．Ｌ５．Ｌ
４はラッチ信号、Ｆｌ、Ｆ２は加減算器の演算制御信号
、ＯＶは内蔵スタックポインタ３かものスタックオーバ
ーフロー信号、ＥＰは内蔵スタックポインタ５かものス
タックエンプティ信号、ＥＱは比較器１１からの外部ス
タックポインタ８とワークポインタ１０の一致信号であ
り、ＲＷはスタックのリードライト信号である。
５５はセレクタのセレクト信号、Ｌｌ、Ｌ２．Ｌ５．Ｌ
４はラッチ信号、Ｆｌ、Ｆ２は加減算器の演算制御信号
、ＯＶは内蔵スタックポインタ３かものスタックオーバ
ーフロー信号、ＥＰは内蔵スタックポインタ５かものス
タックエンプティ信号、ＥＱは比較器１１からの外部ス
タックポインタ８とワークポインタ１０の一致信号であ
り、ＲＷはスタックのリードライト信号である。
さらに、ＮＥＸＴ 、 ＰＵＳＨ、ＰＯＰ 、 ＣＡＬ
Ｌ 、 ＲＴＳ 。
Ｌ 、 ＲＴＳ 。
ＸＣＡＬＬ 、 ＩＭＰ 、 ＬＩＳＰ 、 ＬＭＳＰ
は、制御命令デコーダ１０１による制御命令デコード信
号である。
は、制御命令デコーダ１０１による制御命令デコード信
号である。
次に、本実施例の作用について説明する。なお＠３図に
、制御命令の機能−覧を示す。第４図にセレクタ２の動
作表、第５図はセレクタ７の動作表、第６図はセレクタ
１３の動作表、第７図はセレクタ５の動作表、第８図は
セレクタ１２の動作表、第９図は内蔵スタックの動作表
、第１０図は外部スタックの動作表である。
、制御命令の機能−覧を示す。第４図にセレクタ２の動
作表、第５図はセレクタ７の動作表、第６図はセレクタ
１３の動作表、第７図はセレクタ５の動作表、第８図は
セレクタ１２の動作表、第９図は内蔵スタックの動作表
、第１０図は外部スタックの動作表である。
本実施例のプログラム制御回路は、動作するに当り、通
常は、外部スタックを使用する。フリップフロップ１１
０、フリップフロップ１１１は出力″０”となっており
、その結果、ＥＯＲゲート１１２、ＡＮＤゲート１０５
が”０″となり、ランチ信号Ｌ１は“０”である。従っ
て、内蔵スタック６は動作しなこの状態で、スタック操
作命令（ＰＵＳＨ、ＰＯＰ 。
常は、外部スタックを使用する。フリップフロップ１１
０、フリップフロップ１１１は出力″０”となっており
、その結果、ＥＯＲゲート１１２、ＡＮＤゲート１０５
が”０″となり、ランチ信号Ｌ１は“０”である。従っ
て、内蔵スタック６は動作しなこの状態で、スタック操
作命令（ＰＵＳＨ、ＰＯＰ 。
Ｃ，イＬｒ−、Ｒｒｓ ）が実行されると、ＯＲゲート
１０３の出力が１′となり、ＮＯＴＯＲゲート１０３力
が“１″であるから、ＡＮＤゲート１０７の出力が°１
″となって、ラッチ信号Ｌ２が１となる。これを受けて
、メモリインターフェイス１６のメモリセレクト信号、
４／ ５が１となり、メモリアクセスが行われ、通常の
メモリスタックの動作が実現する。
１０３の出力が１′となり、ＮＯＴＯＲゲート１０３力
が“１″であるから、ＡＮＤゲート１０７の出力が°１
″となって、ラッチ信号Ｌ２が１となる。これを受けて
、メモリインターフェイス１６のメモリセレクト信号、
４／ ５が１となり、メモリアクセスが行われ、通常の
メモリスタックの動作が実現する。
ここで、スタック切り換えサブルーチンコールＸＣ，４
ＬＬ （第３図参照）が実行されると、ラッチ信号Ｌ
４が１″となり、ワークポインタ１０に外部スタックポ
インタ８の値をラッチする。また、フリップフロップ１
１０が°１°となり、 ＥＯＲゲート１１２の出力が“
１″となると共に、ＯＲゲー）１０３，１０４の出力が
”１“であるから、スタック制御信号は、ＡＮＤゲート
１０５，１０６により内蔵スタック６に対する制御に切
換わる。以降は、スタック操作命令は全て内蔵スタック
６に対して行われる。
ＬＬ （第３図参照）が実行されると、ラッチ信号Ｌ
４が１″となり、ワークポインタ１０に外部スタックポ
インタ８の値をラッチする。また、フリップフロップ１
１０が°１°となり、 ＥＯＲゲート１１２の出力が“
１″となると共に、ＯＲゲー）１０３，１０４の出力が
”１“であるから、スタック制御信号は、ＡＮＤゲート
１０５，１０６により内蔵スタック６に対する制御に切
換わる。以降は、スタック操作命令は全て内蔵スタック
６に対して行われる。
ＸＣＡＬＬ命伶では、スタックに戻り番地を格納するた
め、プログラムカウンタ１４の値に１を加えた加算器１
５の出力を、内蔵スタック６に格納する。
め、プログラムカウンタ１４の値に１を加えた加算器１
５の出力を、内蔵スタック６に格納する。
また、内蔵スタックポインタ６は、ラッチ信号Ｌ１が“
１°となるため、歩進し、エンプティ信号ＥＰは°０°
となる。゛プログラムカウンタ１４の値は、セレクト信
号Ｓ３ｔが°Ｏ″ Ｓ３．が”１”となるため、プログ
ラムメモリ１７のデータＰＤが選択され（第６図参照）
、命令のアドレスが設定される。
１°となるため、歩進し、エンプティ信号ＥＰは°０°
となる。゛プログラムカウンタ１４の値は、セレクト信
号Ｓ３ｔが°Ｏ″ Ｓ３．が”１”となるため、プログ
ラムメモリ１７のデータＰＤが選択され（第６図参照）
、命令のアドレスが設定される。
この後で、リターン命令ＲＴＳが実行されると、セレク
ト信号Ｓ５が＠１＃で、セレクト信号５３１が°１″
Ｓ３．が“０°となるため（第８図、第６図参照）、プ
ログラムカウンタ１４には内蔵スタック６の出力（ＸＣ
ＡＬＬで設定した戻り番地）が設定され、サブルーチン
からリターンする。また、内蔵スタックポインタ３も元
に戻り、エンプティ信号ＥＰは”０°となり、フリップ
フロップ１１０は”０′にリセットされ、スタック制御
は、内蔵スタック６から外部スタックへ制御が切換わる
。
ト信号Ｓ５が＠１＃で、セレクト信号５３１が°１″
Ｓ３．が“０°となるため（第８図、第６図参照）、プ
ログラムカウンタ１４には内蔵スタック６の出力（ＸＣ
ＡＬＬで設定した戻り番地）が設定され、サブルーチン
からリターンする。また、内蔵スタックポインタ３も元
に戻り、エンプティ信号ＥＰは”０°となり、フリップ
フロップ１１０は”０′にリセットされ、スタック制御
は、内蔵スタック６から外部スタックへ制御が切換わる
。
ＸＣＡＬＬ命令により内蔵スタック乙に制御が換わって
いる時に、別なＸＣＡＬＬ命令を実行しても、フリップ
フロップ１１０は＠ビのままであり、他に変化は無いた
め、そのまま内蔵スタック６が使用される。
いる時に、別なＸＣＡＬＬ命令を実行しても、フリップ
フロップ１１０は＠ビのままであり、他に変化は無いた
め、そのまま内蔵スタック６が使用される。
内蔵スタック６使用中に、内蔵スタック６がオーバージ
た場合は、スタックオーバー信号ＯＶが′１”となり、
フリップフロップ１１１が“１”となる。
た場合は、スタックオーバー信号ＯＶが′１”となり、
フリップフロップ１１１が“１”となる。
この結果、ＥＯＲゲート１１２の出力は“０”となり、
内蔵スタック６から、外部スタックに制御が切換わる。
内蔵スタック６から、外部スタックに制御が切換わる。
これにより、外部スタックポインタ８は歩進し、比較器
１１の一致信号ＥＱは“０”となる。
１１の一致信号ＥＱは“０”となる。
逆に、ＰＯＰ 、 ＲＴＳ命令により、外部スタックポ
インタ８が元に戻ると、外部スタックポインタ８とワー
クポインタ１０の値が等しくなり、比較器１１の一致信
号ＥＱは“１′となるため、フリップフロップ１１１は
“０°となり、外部スタックから内蔵スタック６に制御
は切換わる。
インタ８が元に戻ると、外部スタックポインタ８とワー
クポインタ１０の値が等しくなり、比較器１１の一致信
号ＥＱは“１′となるため、フリップフロップ１１１は
“０°となり、外部スタックから内蔵スタック６に制御
は切換わる。
以上に示したことから、Ｃ４ＬＬ命令をＸＣＡＬＬ命令
に置き換えることで、内蔵スタックの使用が可能となる
。
に置き換えることで、内蔵スタックの使用が可能となる
。
第１１図に示したプログラムで、処理Ｑ、Ｒ，Ｓで使用
するスタックの量が内蔵スタックの容量以内であれば、
処理Ｏの処理Ｑ、Ｒ，Ｓのサブルーチンコール命令を通
常のＣ４ＬＬ命令からＸＣＡＬＬ命令に置き換える。さ
らに、処理Ｏ１Ｐのスタック使用量を加えても内蔵スタ
ック容量以内であれば、処理ＪのＣＡ ＬＬ命令をＸＣ
ＡＬＬ命令に置き換えるという様に、下のルーチンから
上のルーチンへ、内蔵スタックの容量以内で、サブルー
チンコール命令をＸＣＡＬＬ 命令に置き換えることで
、スタック使用頻度の高い処理で高速内蔵スタックの使
用が可能となり、高速化が実現する。
するスタックの量が内蔵スタックの容量以内であれば、
処理Ｏの処理Ｑ、Ｒ，Ｓのサブルーチンコール命令を通
常のＣ４ＬＬ命令からＸＣＡＬＬ命令に置き換える。さ
らに、処理Ｏ１Ｐのスタック使用量を加えても内蔵スタ
ック容量以内であれば、処理ＪのＣＡ ＬＬ命令をＸＣ
ＡＬＬ命令に置き換えるという様に、下のルーチンから
上のルーチンへ、内蔵スタックの容量以内で、サブルー
チンコール命令をＸＣＡＬＬ 命令に置き換えることで
、スタック使用頻度の高い処理で高速内蔵スタックの使
用が可能となり、高速化が実現する。
なお、ＸＣＡＬＬ 命令からのリターンも通常のＣＡ
ＬＬ命令と同様に、ＲＴＳ命令で実現するため、ＸＣＡ
ＬＬ命令への置き換えで、ＲＴＳ命令の考慮をする必要
はない。また、ＸＣＡＬＬ命令で切換えた後に別なＸＣ
ＡＬＬ 命令で切換ることはないため、内蔵スタック容
量以下の全てのサブルーチンコールをＸＣＡＬＬ命令に
置き換えても問題は発生しな−）。
ＬＬ命令と同様に、ＲＴＳ命令で実現するため、ＸＣＡ
ＬＬ命令への置き換えで、ＲＴＳ命令の考慮をする必要
はない。また、ＸＣＡＬＬ命令で切換えた後に別なＸＣ
ＡＬＬ 命令で切換ることはないため、内蔵スタック容
量以下の全てのサブルーチンコールをＸＣＡＬＬ命令に
置き換えても問題は発生しな−）。
本実施例では、サブルーチンコールに対してのみスタッ
ク切換え用の特殊命令を実現したが、他のスタック操作
命令（ＰＵＳＨなど）でスタック切換え命令を実現した
ものも、本発明の範囲である。
ク切換え用の特殊命令を実現したが、他のスタック操作
命令（ＰＵＳＨなど）でスタック切換え命令を実現した
ものも、本発明の範囲である。
また、スタック切換えを通常のスタック操作以外の命令
と組合せたものも本発明の範囲である。
と組合せたものも本発明の範囲である。
本発明によれば、内蔵スタックの高速性をスタックアク
セス頻度の高い部分に適用できるため、プログラムの性
能向上が実現できる。
セス頻度の高い部分に適用できるため、プログラムの性
能向上が実現できる。
第１図は実施例のプログラム制御回路の構成を示すブロ
ック図、第２図は制御回路の構成を示すブロック図、第
３図は制御命令−覧を示す説明図第４図〜第８図はセレ
クタ２，７，１５，５．１２の動作状態を示す説明図、
第９図は内蔵スタックの動作状態を示す説明図、第１０
図は外部スタックの動作状態を示す説明図、第１１図は
従来例の問題点を説明するプログラムを示す説明図であ
る。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・制御回路２．５，７，１２．１５・・・セレクタ
３・・・・・・・・・・・・・・・・・・・・・・・・
・・・内蔵スタックポインタ４．９・・・・・・・・・
・・・・・・・・・・・・加減算器６・・・・・・・・
・・・・・・・・・・・・・・・曲内麓スタック８・・
・・・・・・・・・・・・・・・・・曲・・・・外部ス
タックポインタ１０・・・・・・・・・・・・・・・則
・−・・ワークポインタ１１・・・・・・・・・・・−
・・・・・・・・・・・比較器１４・・・・・・・・・
・・・・・・・・・・叩・プロクラムカウンタ１５・・
・・・・・・・・・・・・・・・・・四・加算器１６・
・・・・・・・・・叩・・・・・・・・・・メモリイン
ターフェイス１７・・・・・・・・・・・・・・・・・
・・・・・・・プログラムメモリ１８・・・・・・・・
・・・・・・・・開・・・・外部メモリ１０１、、、、
、、、、、、、、、．１．、、、、、デコーダ第１図 第２図 痘５図 〒４図 〒ｃＳ図 箒６図 竿７図 寵８図 門３図 〒１０図
ック図、第２図は制御回路の構成を示すブロック図、第
３図は制御命令−覧を示す説明図第４図〜第８図はセレ
クタ２，７，１５，５．１２の動作状態を示す説明図、
第９図は内蔵スタックの動作状態を示す説明図、第１０
図は外部スタックの動作状態を示す説明図、第１１図は
従来例の問題点を説明するプログラムを示す説明図であ
る。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・制御回路２．５，７，１２．１５・・・セレクタ
３・・・・・・・・・・・・・・・・・・・・・・・・
・・・内蔵スタックポインタ４．９・・・・・・・・・
・・・・・・・・・・・・加減算器６・・・・・・・・
・・・・・・・・・・・・・・・曲内麓スタック８・・
・・・・・・・・・・・・・・・・・曲・・・・外部ス
タックポインタ１０・・・・・・・・・・・・・・・則
・−・・ワークポインタ１１・・・・・・・・・・・−
・・・・・・・・・・・比較器１４・・・・・・・・・
・・・・・・・・・・叩・プロクラムカウンタ１５・・
・・・・・・・・・・・・・・・・・四・加算器１６・
・・・・・・・・・叩・・・・・・・・・・メモリイン
ターフェイス１７・・・・・・・・・・・・・・・・・
・・・・・・・プログラムメモリ１８・・・・・・・・
・・・・・・・・開・・・・外部メモリ１０１、、、、
、、、、、、、、、．１．、、、、、デコーダ第１図 第２図 痘５図 〒４図 〒ｃＳ図 箒６図 竿７図 寵８図 門３図 〒１０図
Claims (1)
- 【特許請求の範囲】 １、プログラムの制御命令を解析するデコーダと、プロ
グラムの番地を格納するスタックとを備えてなるプログ
ラム制御回路において、 上記スタックを、内蔵メモリに設定した内蔵スタックと
、外部メモリに設定した外付スタックとを備え、 かつ、上記デコーダに、プログラム中に記述されるスタ
ック切換命令を解読して、上記内蔵スタックと外付スタ
ックとを切換える切換機能を設けて構成することを特徴
とするプログラム制御回路。 ２、上記切換機能の切換が、スタック使用頻度の高い下
位の処理に対して内蔵スタックを割当て使用頻度の低い
上位の処理に外付スタックを割当てるものである請求項
１記載のプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16252088A JPH0214322A (ja) | 1988-07-01 | 1988-07-01 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16252088A JPH0214322A (ja) | 1988-07-01 | 1988-07-01 | プログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214322A true JPH0214322A (ja) | 1990-01-18 |
Family
ID=15756182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16252088A Pending JPH0214322A (ja) | 1988-07-01 | 1988-07-01 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242133U (ja) * | 1988-09-16 | 1990-03-23 |
-
1988
- 1988-07-01 JP JP16252088A patent/JPH0214322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242133U (ja) * | 1988-09-16 | 1990-03-23 |
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