JPS5998253A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS5998253A JPS5998253A JP20785082A JP20785082A JPS5998253A JP S5998253 A JPS5998253 A JP S5998253A JP 20785082 A JP20785082 A JP 20785082A JP 20785082 A JP20785082 A JP 20785082A JP S5998253 A JPS5998253 A JP S5998253A
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- Japan
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- address
- control
- control storage
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロプログラム制御装置に関する。
装置の小型化と設計の容易性からマイクロプログラムを
用いた制御方式がよく用いられている。マイクロプログ
ラムは、通常、制御記憶と称される読み出し専用メモリ
に記憶され、この制御記憶から所定の内容を読み出し実
行するという方法で制御され、規定された機能動作が実
現される。こめ様なマイクロプログラムを所定の順序で
実行するため、従来は第１図に示されル様なハードウェ
ア構成が用いられていた。
用いた制御方式がよく用いられている。マイクロプログ
ラムは、通常、制御記憶と称される読み出し専用メモリ
に記憶され、この制御記憶から所定の内容を読み出し実
行するという方法で制御され、規定された機能動作が実
現される。こめ様なマイクロプログラムを所定の順序で
実行するため、従来は第１図に示されル様なハードウェ
ア構成が用いられていた。
即ち、制御記憶Ｃ８Ｉに記憶されているマイクロプログ
ラムはアドレス＃８に示されるアドレスに従って読み出
され、その内容が制御記憶レジスタＲＣ８Ｒ２に保持さ
れる。制御記憶レジスタ２の内容は、デコーダ回路ＤＥ
Ｃ３に供給されると共に、マイクロ命令のブランチのた
めのブランチアドレスとしてセレクタ回路４に供給され
る。デコーダ回路３は制御レジスタ２の内容に基づき所
定の制御信号を出力する。上記セレクタ回路４の出力は
制御記憶装置１に供給され次に実行すべき内容を読み出
す。又、セレクタ回路４の出力は′１″たけインクリメ
ントするために＋１加算器（以下、単にアダー５と称す
る）にも供給される。アダー５の出力はマイクロ命令カ
ウンタＭＩＣ６に保持される。
ラムはアドレス＃８に示されるアドレスに従って読み出
され、その内容が制御記憶レジスタＲＣ８Ｒ２に保持さ
れる。制御記憶レジスタ２の内容は、デコーダ回路ＤＥ
Ｃ３に供給されると共に、マイクロ命令のブランチのた
めのブランチアドレスとしてセレクタ回路４に供給され
る。デコーダ回路３は制御レジスタ２の内容に基づき所
定の制御信号を出力する。上記セレクタ回路４の出力は
制御記憶装置１に供給され次に実行すべき内容を読み出
す。又、セレクタ回路４の出力は′１″たけインクリメ
ントするために＋１加算器（以下、単にアダー５と称す
る）にも供給される。アダー５の出力はマイクロ命令カ
ウンタＭＩＣ６に保持される。
マイクロプログラムのサブルーチン呼び出し制御のため
にスタックレジスタ５ＴＫ７が用意されており、サブル
ーチンコールのマイクロ命令を実行する毎にマイクロ命
令カウンタ６の内容がスタックレジスタ７に保持される
。通常、スタックレノスタフには４レベル程反、のアド
レスが保持できる様になっている。セレクタ回路４は制
御記憶１にアクセスするアドレスを制御するだめのもの
でありここで、制御記憶レジスタ２の内容、又はスタッ
クレジスタ２の内容又はマイクロ命令カウンタ６の内容
のいずれかがセレクトされアクセスアドレスとして用い
られる。
にスタックレジスタ５ＴＫ７が用意されており、サブル
ーチンコールのマイクロ命令を実行する毎にマイクロ命
令カウンタ６の内容がスタックレジスタ７に保持される
。通常、スタックレノスタフには４レベル程反、のアド
レスが保持できる様になっている。セレクタ回路４は制
御記憶１にアクセスするアドレスを制御するだめのもの
でありここで、制御記憶レジスタ２の内容、又はスタッ
クレジスタ２の内容又はマイクロ命令カウンタ６の内容
のいずれかがセレクトされアクセスアドレスとして用い
られる。
この様なハードウェア構成にて読出し実行されるマイク
ロ命令（ＲＣ８Ｒ２に読み出される）のフォーマットは
通常第２図、第３図又は第４図に示す様になっている。
ロ命令（ＲＣ８Ｒ２に読み出される）のフォーマットは
通常第２図、第３図又は第４図に示す様になっている。
特にマイクロ命令のブランチを行うためには、そのアド
レスフィールドが必要であり、第３図の様にＴＹＰＥフ
ィールドがある値に設定されていた時には、選択する分
岐条件のセレクトとブランチアドレス（ＢＲＡＤＨ）に
、マイクロ命令がアサインされるか又は、第４図の様に
ブランチアドレスのために専用のフィールド（Ｃ０ＮＴ
Ｒ０Ｌ ）を備えているかのいずれかの方法が用いられ
ていた。
レスフィールドが必要であり、第３図の様にＴＹＰＥフ
ィールドがある値に設定されていた時には、選択する分
岐条件のセレクトとブランチアドレス（ＢＲＡＤＨ）に
、マイクロ命令がアサインされるか又は、第４図の様に
ブランチアドレスのために専用のフィールド（Ｃ０ＮＴ
Ｒ０Ｌ ）を備えているかのいずれかの方法が用いられ
ていた。
しかしながら上記従来方式を用いると、次の様な欠点が
あった。第４図の様な形式のマイクロ命令を用いると、
マイクロ命令に従った実行と分岐が同時に行えるので性
能上は利点があるがマイクロ命令語の語長が長くなシ、
コスト高になる。第２図、第３図の様な形式にしてマイ
クロ命令を記憶するとマイクロ命令の語長は短くなシ、
コンパクトになるためコスト的には、利点があるが、ブ
ランチとその他の処理が一緒に出来ないので性能的に不
利である。
あった。第４図の様な形式のマイクロ命令を用いると、
マイクロ命令に従った実行と分岐が同時に行えるので性
能上は利点があるがマイクロ命令語の語長が長くなシ、
コスト高になる。第２図、第３図の様な形式にしてマイ
クロ命令を記憶するとマイクロ命令の語長は短くなシ、
コンパクトになるためコスト的には、利点があるが、ブ
ランチとその他の処理が一緒に出来ないので性能的に不
利である。
本発明は上記欠点に鑑みてなされたものであシ、制御記
憶の周辺回路に、史Ｖこ分岐先アト９レスを保持する少
谷量のアドレス制御ｉ己ｔｉ装置を付加し、これをコン
トロールすることでｎｔｌＪ ｍｌ ８己憶レジスクに
保持されたマイクロ命令の市１ｊ御とブランチを同時に
行ない得る様にし、コスト的にも性能的にも不利なマイ
クロブロク゛ラム市１］御装置を提供することを目的と
する。
憶の周辺回路に、史Ｖこ分岐先アト９レスを保持する少
谷量のアドレス制御ｉ己ｔｉ装置を付加し、これをコン
トロールすることでｎｔｌＪ ｍｌ ８己憶レジスクに
保持されたマイクロ命令の市１ｊ御とブランチを同時に
行ない得る様にし、コスト的にも性能的にも不利なマイ
クロブロク゛ラム市１］御装置を提供することを目的と
する。
従来方式において、マイクロブランチとマイクロ命令実
行と同時に行なおうとすれは、第４図に示すマイクロ命
令フォーマットを使用１せさるを得す、１語のビット長
が長くなりコスト高となる。
行と同時に行なおうとすれは、第４図に示すマイクロ命
令フォーマットを使用１せさるを得す、１語のビット長
が長くなりコスト高となる。
本発明は、通冨、マイクロ館令でブランチを行なうスデ
ッノ該は全ステップのｌ ＷＩＪ以−Ｆであることから
分岐先′アドレスを保１寺する少容量のアドレス制御記
憶装置を設け、こ才しをコントロールすることにより、
制御記憶レジスタに保持されたマイクロ命令の制御とブ
ランチを１度に行ない得る様にしたものである。
ッノ該は全ステップのｌ ＷＩＪ以−Ｆであることから
分岐先′アドレスを保１寺する少容量のアドレス制御記
憶装置を設け、こ才しをコントロールすることにより、
制御記憶レジスタに保持されたマイクロ命令の制御とブ
ランチを１度に行ない得る様にしたものである。
このことにより、高速で効率の良いマイクロプログラム
制御装置を提供できる。
制御装置を提供できる。
以下、第５図を用いて本発明に関し詳細に説明する。第
５図は本発明の実施例を示すブロック図である。図にお
いて１０はマイクロプログラムを記憶する制御記憶装置
、１ノは上記制御記憶装＃１０から得られるマイクロ命
令を保持するレジスタ、（制御記憶レジスタ）、１２は
デコーダであって、上記制御記憶レジスタ１１の出力を
デコードし、システム内各部をコントロールする制御信
号として使用きれる。１３はセレクタ回路（ＳＥＬ）で
める。セレクタ回路１３は後述するアドレス制御記憶カ
ウンタＡＣ８ＣＴ １４への入力を、インクリメンタ１
５の出力とするか、あるいは制御記憶レジスタ１１から
取シ入れるかをセレクトするために設けられる。１４は
アドレス制御記憶カウンタ（ＡＣ８ＣＴ ）であり、後
述するアドレス制御記憶装置１６にアクセスするアドレ
スを保持する。１５は上記アドレス制御記憶カウンタ１
４を歩進するための回路（＋］、 ）であり、アドレス
制御記憶カウンタ１４の内容に′°１”だけ加算した値
を出力する。アドレス制御記憶装置ＡＣ３１６は、分岐
アドレス情報を保持している読み出し専用メモリである
。
５図は本発明の実施例を示すブロック図である。図にお
いて１０はマイクロプログラムを記憶する制御記憶装置
、１ノは上記制御記憶装＃１０から得られるマイクロ命
令を保持するレジスタ、（制御記憶レジスタ）、１２は
デコーダであって、上記制御記憶レジスタ１１の出力を
デコードし、システム内各部をコントロールする制御信
号として使用きれる。１３はセレクタ回路（ＳＥＬ）で
める。セレクタ回路１３は後述するアドレス制御記憶カ
ウンタＡＣ８ＣＴ １４への入力を、インクリメンタ１
５の出力とするか、あるいは制御記憶レジスタ１１から
取シ入れるかをセレクトするために設けられる。１４は
アドレス制御記憶カウンタ（ＡＣ８ＣＴ ）であり、後
述するアドレス制御記憶装置１６にアクセスするアドレ
スを保持する。１５は上記アドレス制御記憶カウンタ１
４を歩進するための回路（＋］、 ）であり、アドレス
制御記憶カウンタ１４の内容に′°１”だけ加算した値
を出力する。アドレス制御記憶装置ＡＣ３１６は、分岐
アドレス情報を保持している読み出し専用メモリである
。
１７は、セレクタ回路である。セレクタ回路１７は上記
アドレス制御記憶装置１６の出力、スタックレジスタ２
０の出力、そして、マイクロ命令カウンタ１９の出力を
それぞれ得これらのうち、いずれか１個を選択切シかえ
ずために設けられる。１８はインクリメンタ（ＡＤＤ
）でるり、制御記憶装置１ノにアクセスするアドレスを
°１”だけ加算してマイクロ命令カウンタ１９又はスタ
ックレジスタ２０に供給する。１９はマイクロ命令カウ
ンタ（ＭＩＣ）である。２０は、スタックレジスタ（Ｓ
ＴＫ ）と称され、マイクロサブルーチンからの戻り番
地を保持しておシ、ＬＩＦＯ（Ｌｉ５ｔ Ｉｎ −Ｆｉ
ｒｓｔ Ｏｕｔ ）の形式で書き込み読み出しがなされ
る。本発明実施例では、４つのレベルまで準備されてい
る。
アドレス制御記憶装置１６の出力、スタックレジスタ２
０の出力、そして、マイクロ命令カウンタ１９の出力を
それぞれ得これらのうち、いずれか１個を選択切シかえ
ずために設けられる。１８はインクリメンタ（ＡＤＤ
）でるり、制御記憶装置１ノにアクセスするアドレスを
°１”だけ加算してマイクロ命令カウンタ１９又はスタ
ックレジスタ２０に供給する。１９はマイクロ命令カウ
ンタ（ＭＩＣ）である。２０は、スタックレジスタ（Ｓ
ＴＫ ）と称され、マイクロサブルーチンからの戻り番
地を保持しておシ、ＬＩＦＯ（Ｌｉ５ｔ Ｉｎ −Ｆｉ
ｒｓｔ Ｏｕｔ ）の形式で書き込み読み出しがなされ
る。本発明実施例では、４つのレベルまで準備されてい
る。
以下、本発明の動作につき説明する。本発明は、通常マ
イクロ命令でブランチ（条件ブランチも含め）を行うス
テップ数は全ステップの１割以下であることから分岐先
アドレスを保持する歩容量のアドレス制御記憶装置１６
を設け、これをコントロールすることによって制御記憶
レジスタ１ノに示される制御とブランチを一度に行え得
る様にしたものであることは上述したとおシである。す
なわち制御記憶の容量が８に語たったとすると、分岐ア
ドレスを保持するアドレス制御記憶装置１６は８００語
〜ＩＫ語の容量があれば十分であり、これによシ従来方
式の欠点がカバーできる。
イクロ命令でブランチ（条件ブランチも含め）を行うス
テップ数は全ステップの１割以下であることから分岐先
アドレスを保持する歩容量のアドレス制御記憶装置１６
を設け、これをコントロールすることによって制御記憶
レジスタ１ノに示される制御とブランチを一度に行え得
る様にしたものであることは上述したとおシである。す
なわち制御記憶の容量が８に語たったとすると、分岐ア
ドレスを保持するアドレス制御記憶装置１６は８００語
〜ＩＫ語の容量があれば十分であり、これによシ従来方
式の欠点がカバーできる。
命令実行の初期ステージで制御記憶レジスタ１１の内容
に従いアドレス制御カウンタ１４がセットアツプされる
。マイクロ命令の実行に従がい、マイクロ分岐あるいは
条件分岐で分岐条件が成立するとき、すなわち分岐アド
レスが必要なときには、アドレス制御記憶カウンタ１４
で示されるアドレスからアドレス制御記憶１６の内容が
読み出されているのでセレクタ回路１７を介してアドレ
ス制御記憶１６の内容がセレクトされ、その内容に基つ
いて制御記憶装置１０がアクセスされる。アドレス制御
記憶１６の内容に従って制御記憶装置１０がアクセスさ
れた時には、インクリメンタ１５によってアドレス制御
記憶カウンタ１４が°′１”だけ更新されアドレス制御
記憶１６から仄に使用するブランチアドレスの読み出し
準備がなされる。
に従いアドレス制御カウンタ１４がセットアツプされる
。マイクロ命令の実行に従がい、マイクロ分岐あるいは
条件分岐で分岐条件が成立するとき、すなわち分岐アド
レスが必要なときには、アドレス制御記憶カウンタ１４
で示されるアドレスからアドレス制御記憶１６の内容が
読み出されているのでセレクタ回路１７を介してアドレ
ス制御記憶１６の内容がセレクトされ、その内容に基つ
いて制御記憶装置１０がアクセスされる。アドレス制御
記憶１６の内容に従って制御記憶装置１０がアクセスさ
れた時には、インクリメンタ１５によってアドレス制御
記憶カウンタ１４が°′１”だけ更新されアドレス制御
記憶１６から仄に使用するブランチアドレスの読み出し
準備がなされる。
この様にすることで制御記憶装−１１０から読み出され
実行されるマイクロ命令にブランチアドレスを含まない
ため、制御記憶１００１語あたりのビット数を大きくせ
ずにマイクロブランチとその命令の実行が同時に行え、
従って高速なマイクロプログラム制御装置が実現できる
。
実行されるマイクロ命令にブランチアドレスを含まない
ため、制御記憶１００１語あたりのビット数を大きくせ
ずにマイクロブランチとその命令の実行が同時に行え、
従って高速なマイクロプログラム制御装置が実現できる
。
以上説明の如く本発明によれば制御記憶装置のび語あた
９のビット長を大きくせずにブランチアドレスと実行が
同時に行え、従って、効率のよいマイクロプログラム制
御装置を提供できる。これは今までのマイクロプログラ
ムに於けるブランチの総数が全体ステップの１割以下で
あるという実験データにも基づいている。
９のビット長を大きくせずにブランチアドレスと実行が
同時に行え、従って、効率のよいマイクロプログラム制
御装置を提供できる。これは今までのマイクロプログラ
ムに於けるブランチの総数が全体ステップの１割以下で
あるという実験データにも基づいている。
第１図は従来のマイクロプログラム制御装置の構成例を
示すブロック図、第２図〜第４図はマイクロ命令語のフ
ォーマットを示す図、第５図は本発明の実施例を示すブ
ロック図である。 １０・・・制御記憶装置（ＣＣＳ ）、１１・・・制御
記憶レジスタ（ＲＣ８Ｒ）、１３ 、１７・・・セレク
タ回路（ＳＥＬ）、１４・・・アドレス制御記憶カウン
タ（ＡＣ８ＣＴ ）、１６・・・アドレス制御記憶装置
（Ａｃｓ）。 出願人代理人 弁理士 鈴 江 武 彦第２図 ＴＰＹ Ｃ０ＮＴＲ０ＢＩＴＳ 第３図 ＴＰＹ ＲＣＯＮＤ ＢＲＡＤＤＲ 第４図
示すブロック図、第２図〜第４図はマイクロ命令語のフ
ォーマットを示す図、第５図は本発明の実施例を示すブ
ロック図である。 １０・・・制御記憶装置（ＣＣＳ ）、１１・・・制御
記憶レジスタ（ＲＣ８Ｒ）、１３ 、１７・・・セレク
タ回路（ＳＥＬ）、１４・・・アドレス制御記憶カウン
タ（ＡＣ８ＣＴ ）、１６・・・アドレス制御記憶装置
（Ａｃｓ）。 出願人代理人 弁理士 鈴 江 武 彦第２図 ＴＰＹ Ｃ０ＮＴＲ０ＢＩＴＳ 第３図 ＴＰＹ ＲＣＯＮＤ ＢＲＡＤＤＲ 第４図
Claims (1)
- マイクロプログラムを構成するマイクロ命令が複数格納
される第１の制御記憶装置と、この第１の制御記憶装置
から得られるマイクロ命令を保持しその内容が実行され
る制御記憶レジスタと、上記マイクロ命令の分岐先アド
レスが格納される第２の制御記憶装置と、上記制御記憶
レジスタに保持はれた内容に従かい分岐アドレスが必要
な場合に限シ上記第２の制御記憶装置をアクセスすべき
アドレスが設定さｆＬるアドレス制御記憶カウンタと、
マイクロ命令の分岐が行なわれるとき、上記第２の制御
記憶装置から得られる内容に基づき第１の制御記憶装置
をアクセスするダート回路とを具備することを特徴とす
るマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20785082A JPS5998253A (ja) | 1982-11-27 | 1982-11-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20785082A JPS5998253A (ja) | 1982-11-27 | 1982-11-27 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998253A true JPS5998253A (ja) | 1984-06-06 |
Family
ID=16546558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20785082A Pending JPS5998253A (ja) | 1982-11-27 | 1982-11-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455823U (ja) * | 1990-09-17 | 1992-05-13 | ||
| JP2009085464A (ja) * | 2007-09-28 | 2009-04-23 | Denso Corp | エジェクタ式冷凍サイクル用ユニット |
-
1982
- 1982-11-27 JP JP20785082A patent/JPS5998253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455823U (ja) * | 1990-09-17 | 1992-05-13 | ||
| JP2009085464A (ja) * | 2007-09-28 | 2009-04-23 | Denso Corp | エジェクタ式冷凍サイクル用ユニット |
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