JPH02143984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02143984A JPH02143984A JP63296518A JP29651888A JPH02143984A JP H02143984 A JPH02143984 A JP H02143984A JP 63296518 A JP63296518 A JP 63296518A JP 29651888 A JP29651888 A JP 29651888A JP H02143984 A JPH02143984 A JP H02143984A
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- JP
- Japan
- Prior art keywords
- test
- control circuit
- data
- output
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＵＭ業上の利用分野］
この発明は半導体記憶装置、特にそのテスト用回路に関
するものである。
するものである。
［従来の技ｆｒ］
第３図は従来の″ｌ！：導体装置のデータ出力系のブロ
ック図である。
ック図である。
図において、（１）はワード線、（２）はビット線、（
３）はワード線（１）及びビット線（２）により選択さ
れるメモリセル、（４）は複数のワード線及びビット線
によって構成されるメモリセルブロック、（５）は出力
制御回路、（６）は選択されたメモリセル（３）と出力
制御回路（５） とを連絡するＩ１０線、（７）は出力
制御回路（５）とノーマルモード、あるいはテストモー
ドに設定するテストモード制御信号、（８）は出力制御
回路の出力信号である。
３）はワード線（１）及びビット線（２）により選択さ
れるメモリセル、（４）は複数のワード線及びビット線
によって構成されるメモリセルブロック、（５）は出力
制御回路、（６）は選択されたメモリセル（３）と出力
制御回路（５） とを連絡するＩ１０線、（７）は出力
制御回路（５）とノーマルモード、あるいはテストモー
ドに設定するテストモード制御信号、（８）は出力制御
回路の出力信号である。
次に動作についてダイナミック型半導体記憶装置を例に
説明する。
説明する。
正常に情報が記憶され読み出されるかどうかをテストす
るためには、ノーマルモード及びテストモードの２通り
のテスト方法がある。
るためには、ノーマルモード及びテストモードの２通り
のテスト方法がある。
ノーマルモードの場合、書き込んだ情報を読み出す場合
はワードｉ！（１）及びビット線（２）をそれぞれ−本
選択することにより、各メモリセルブロック（４）に対
し選択されたメモリセル（３）のデータがＩ１０線（６
）を介して、出力制御回路（５）へ各々入力される。こ
のとき、出力制御回路（５）はノーマルモードに設定さ
れているため、出力信号としては選択されたブロックの
信号のみが出力される。
はワードｉ！（１）及びビット線（２）をそれぞれ−本
選択することにより、各メモリセルブロック（４）に対
し選択されたメモリセル（３）のデータがＩ１０線（６
）を介して、出力制御回路（５）へ各々入力される。こ
のとき、出力制御回路（５）はノーマルモードに設定さ
れているため、出力信号としては選択されたブロックの
信号のみが出力される。
テストモードの場合は、各メモリセルブロック（４）よ
り各々データが出力制御回路（５）へ人力されるのはノ
ーマルモードと同様であるが、テストモード制御信号（
７）により、出力制御回路（５）はテストモード時のデ
ータ処理を行う。
り各々データが出力制御回路（５）へ人力されるのはノ
ーマルモードと同様であるが、テストモード制御信号（
７）により、出力制御回路（５）はテストモード時のデ
ータ処理を行う。
テストモード時のデータ処理とは、出力制御回路（５）
へ入力される各ブロック（４）のデータを同時にテスト
できるように１つにまとめる処理である。
へ入力される各ブロック（４）のデータを同時にテスト
できるように１つにまとめる処理である。
例えば、各ブロック（４）のデータかすべてＨ′ならＨ
′を、すべてＬ′ならＬ′を、 Ｈ′のものもあればＬ′のものもあるという場合には旧
ｇｈインピーダンスにするといった処理である。
′を、すべてＬ′ならＬ′を、 Ｈ′のものもあればＬ′のものもあるという場合には旧
ｇｈインピーダンスにするといった処理である。
従って、出力としては各メモリセルブロック（４）のデ
ータすべてについてチエツクできる出力信号となる。
ータすべてについてチエツクできる出力信号となる。
［発明が解決しようとする課題］
従来のテストモードは上記のように構成されていたので
、プリアンプの全出力を同時にテストするような構成で
あるため、記憶容量が増加するに伴ない、テスト時間を
短くする効果が薄くなるという問題を有していた。
、プリアンプの全出力を同時にテストするような構成で
あるため、記憶容量が増加するに伴ない、テスト時間を
短くする効果が薄くなるという問題を有していた。
この発明は上記のような問題を解決するためになされた
もので、選択ワード線単位でテストモートを行うことに
より、テスト時間の短縮することを目的とする。
もので、選択ワード線単位でテストモートを行うことに
より、テスト時間の短縮することを目的とする。
［課題を解決するための手段および作用］この発明によ
る半導体記憶装置は従来のプリアンプの出力を同時にテ
ストする方式でなく選択ワード線単位で同時にテストを
する方式とすることにより、テスト時間を大巾に短縮す
ることができる。
る半導体記憶装置は従来のプリアンプの出力を同時にテ
ストする方式でなく選択ワード線単位で同時にテストを
する方式とすることにより、テスト時間を大巾に短縮す
ることができる。
［実施例］
以丁、この発明の一実施例を図について説明する。第１
図において、（１）はワード線、（２）はビット線、（
３）はワード線（１）及びビット線（２）により選択さ
れるメモリセル、（４）は複数のワード線（１）及びビ
ット線（２）によって構成されるメモリセルブロック、
（５）は出力制御回路、（６）は選択されたメモリセル
（３）と出力制御回路（５）とを連絡するＩ１０線、（
７）は出力制御回路（５）をノーマルモードあるいはテ
ストモートに設定するテストモード制御信号、（８）は
出力制御回路（５）の出力信号、（９）は非選択のビッ
ト線、（１０）は選択ワード線ノい位でデータを処理す
るテスト回路である。
図において、（１）はワード線、（２）はビット線、（
３）はワード線（１）及びビット線（２）により選択さ
れるメモリセル、（４）は複数のワード線（１）及びビ
ット線（２）によって構成されるメモリセルブロック、
（５）は出力制御回路、（６）は選択されたメモリセル
（３）と出力制御回路（５）とを連絡するＩ１０線、（
７）は出力制御回路（５）をノーマルモードあるいはテ
ストモートに設定するテストモード制御信号、（８）は
出力制御回路（５）の出力信号、（９）は非選択のビッ
ト線、（１０）は選択ワード線ノい位でデータを処理す
るテスト回路である。
ノーマルモード選択時は、出力制御回路（５）は、従来
と同様に、選択ブロック（４）の選択メモリセルのデー
タのみを出力信号として出力する。テストモード選択時
には各ブロック（４）のプリアンプの出力は無効とし、
ワード線（１）単位でデータを処理するテスト回路（１
０）の処理された出力データを出力制御回路（５）にて
統合処理し、その結果を出力信号とする。
と同様に、選択ブロック（４）の選択メモリセルのデー
タのみを出力信号として出力する。テストモード選択時
には各ブロック（４）のプリアンプの出力は無効とし、
ワード線（１）単位でデータを処理するテスト回路（１
０）の処理された出力データを出力制御回路（５）にて
統合処理し、その結果を出力信号とする。
第２図はテスト回路（１０）の一実施例の回路図である
。この発明のテストモード動作を図において説明する。
。この発明のテストモード動作を図において説明する。
選択ワード線上のメモリセルはすべて同一データとなる
ように書きこんでおく。このワード線を選択すると、選
択ワード線上の各メモリセルのデータは各々のビット線
−Ｌにあられれる。各ビット線上のデータは各々のセン
スアンプによりＨ′又はＬ′のレベルとなる。
ように書きこんでおく。このワード線を選択すると、選
択ワード線上の各メモリセルのデータは各々のビット線
−Ｌにあられれる。各ビット線上のデータは各々のセン
スアンプによりＨ′又はＬ′のレベルとなる。
ノーマルモードの場合はそのうちの１つのビット線を選
択し、他のヒツト線のデータはテストされない。この発
明のテストモードにおいては、図のように構成するこの
により、すべてのビット線上のデータを有効に使う。
択し、他のヒツト線のデータはテストされない。この発
明のテストモードにおいては、図のように構成するこの
により、すべてのビット線上のデータを有効に使う。
図において、すべてのＢｉＬ（Ｂｉｔｏ〜Ｂｉｔｎ）に
Ｈ′を古きこんでおいたとすると、センスアンプの動作
により、対となるＢｉｔはすべて゛Ｌルベルとなる。し
たかって、Ｔｒ、 、Ｔｒ２がテストモード時ＯＮする
と、ノード３は゛Ｌルベルとなるのでノード１は゛Ｌル
ベル、ノード２はＨ′となり、テスト回路（１０）の出
力としては、ノード１、とノード２のＮＯＲの゛Ｌルベ
ルとなる。逆に、すべてのＢ ｉ ｔ （Ｂ ｉｔｏ〜
Ｂ ｉ ｔｒ＋）にＬ′をδきこんた場合もノード３は
゛Ｌルベル、ノードエは゛Ｈルベル、ノード２は゛Ｌル
ベルとなり出力としてはやはり゛Ｌルベルとなる。
Ｈ′を古きこんでおいたとすると、センスアンプの動作
により、対となるＢｉｔはすべて゛Ｌルベルとなる。し
たかって、Ｔｒ、 、Ｔｒ２がテストモード時ＯＮする
と、ノード３は゛Ｌルベルとなるのでノード１は゛Ｌル
ベル、ノード２はＨ′となり、テスト回路（１０）の出
力としては、ノード１、とノード２のＮＯＲの゛Ｌルベ
ルとなる。逆に、すべてのＢ ｉ ｔ （Ｂ ｉｔｏ〜
Ｂ ｉ ｔｒ＋）にＬ′をδきこんた場合もノード３は
゛Ｌルベル、ノードエは゛Ｈルベル、ノード２は゛Ｌル
ベルとなり出力としてはやはり゛Ｌルベルとなる。
このようにすべてのメモリセル（３）が正常にデータを
記憶できる場合、テスト回路（１０）の出力は゛Ｌルヘ
ルとなる。そして、不良のメモリセル（３）かあった場
合、ノード１、及びノード２はともに゛Ｌルベルとなり
、出力として゛Ｈルベルを得る。また、センスアンプに
不良がある場合、特にセンスアンプが常にＬレベルであ
る場合（Ｂｉｔ、ＢｉｔともにＬレベルの場合を指す、
）、ノート３がＨレベルとなるので、ノート１．ノード
２がともに゛Ｌルベルとなり、不良検出ができる。
記憶できる場合、テスト回路（１０）の出力は゛Ｌルヘ
ルとなる。そして、不良のメモリセル（３）かあった場
合、ノード１、及びノード２はともに゛Ｌルベルとなり
、出力として゛Ｈルベルを得る。また、センスアンプに
不良がある場合、特にセンスアンプが常にＬレベルであ
る場合（Ｂｉｔ、ＢｉｔともにＬレベルの場合を指す、
）、ノート３がＨレベルとなるので、ノート１．ノード
２がともに゛Ｌルベルとなり、不良検出ができる。
［発明の効果］
以上のようにこの発明によれば、選択ワード線ごとにテ
ストすることができるので、テスト時間を短縮すること
ができかつ生産性の向上が図ることかできる効果を有す
る。
ストすることができるので、テスト時間を短縮すること
ができかつ生産性の向上が図ることかできる効果を有す
る。
第１図はこの発明の一実施例による半導体記憶装置のデ
ータ出力系のブロック図、第２図は第１図のテスト回路
の一実施例を示す回路図、第３図は従来の半導体記憶装
置のデータ出力系のブロック図である。 図中、（１）はワード線、（２）はビット線、（３）は
メモリセル、（４）はメモリセルブロック、（５）は出
力制御回路、〈６）はＩ１０線、（７）はテストモード
制御信号、（８）は出力制御回路の出力信号、（９）は
非選択のビット線、（１０）はテスト回路である。 なお、図中、同一符号は同一 又は相当部分を示す。 代理人 大 岩 増 雄 第１図 ΩＴＥ〜７ ］− 第３図 手 続 補 正 書（自発） １、事件の表示 特願昭６３−２９６５１８号 ２、発明の名称 半導体記憶装置 訊補正をする者 代表者 士 岐 守 哉 ４、代 理 人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第２頁第３行に「出力制御回路（５）と
」とあるのを「出力制御回路（５）を」に訂正する。 以上
ータ出力系のブロック図、第２図は第１図のテスト回路
の一実施例を示す回路図、第３図は従来の半導体記憶装
置のデータ出力系のブロック図である。 図中、（１）はワード線、（２）はビット線、（３）は
メモリセル、（４）はメモリセルブロック、（５）は出
力制御回路、〈６）はＩ１０線、（７）はテストモード
制御信号、（８）は出力制御回路の出力信号、（９）は
非選択のビット線、（１０）はテスト回路である。 なお、図中、同一符号は同一 又は相当部分を示す。 代理人 大 岩 増 雄 第１図 ΩＴＥ〜７ ］− 第３図 手 続 補 正 書（自発） １、事件の表示 特願昭６３−２９６５１８号 ２、発明の名称 半導体記憶装置 訊補正をする者 代表者 士 岐 守 哉 ４、代 理 人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第２頁第３行に「出力制御回路（５）と
」とあるのを「出力制御回路（５）を」に訂正する。 以上
Claims (1)
- 複数のワード線、ビット線及びこれらの交点に位置する
メモリセル群からなるメモリセルアレイを有し、選択ワ
ード線単位でメモリセルの記憶能力をテストする手段を
備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296518A JPH02143984A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296518A JPH02143984A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143984A true JPH02143984A (ja) | 1990-06-01 |
Family
ID=17834575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296518A Pending JPH02143984A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315553A (en) * | 1991-06-10 | 1994-05-24 | Texas Instruments Incorporated | Memory circuit test system using separate ROM having test values stored therein |
| US5339273A (en) * | 1990-12-14 | 1994-08-16 | Fujitsu Ltd. | Semiconductor memory device having a testing function and method of testing the same |
-
1988
- 1988-11-24 JP JP63296518A patent/JPH02143984A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339273A (en) * | 1990-12-14 | 1994-08-16 | Fujitsu Ltd. | Semiconductor memory device having a testing function and method of testing the same |
| US5315553A (en) * | 1991-06-10 | 1994-05-24 | Texas Instruments Incorporated | Memory circuit test system using separate ROM having test values stored therein |
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