JPH02144619A - 半導体ディスク制御装置 - Google Patents
半導体ディスク制御装置Info
- Publication number
- JPH02144619A JPH02144619A JP63298913A JP29891388A JPH02144619A JP H02144619 A JPH02144619 A JP H02144619A JP 63298913 A JP63298913 A JP 63298913A JP 29891388 A JP29891388 A JP 29891388A JP H02144619 A JPH02144619 A JP H02144619A
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- JP
- Japan
- Prior art keywords
- power
- power supply
- control circuit
- signal
- alarm signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
外部記憶装置として半導体メモリを使用した半導体ディ
スク制御装置に関し、 パワーオフによる破壊を確実に防止することを目的とし
、 電源１１Ｊ罪回路でパワーオフ信号又はアラーム信号を
検出したことをディスク制御部のＭＰＵ１．：Ａ知して
上位装置を結合しているチャネル・インタフェースをデ
ィスイネーブル状態とし、その後のチャネル起動を抑止
してからディスク制御部をパワーオフするように構成す
る。
スク制御装置に関し、 パワーオフによる破壊を確実に防止することを目的とし
、 電源１１Ｊ罪回路でパワーオフ信号又はアラーム信号を
検出したことをディスク制御部のＭＰＵ１．：Ａ知して
上位装置を結合しているチャネル・インタフェースをデ
ィスイネーブル状態とし、その後のチャネル起動を抑止
してからディスク制御部をパワーオフするように構成す
る。
［産業上の利用分野］
本発明は、外部記憶装置として半導体メモリを使用した
半導体ディスク制御装置に関する。
半導体ディスク制御装置に関する。
一般に外部記憶装置としては、大きな記憶容量を確保で
きる磁気ディスク装置や磁気テープ装置が使用されてい
るが、高速アクセスが要求されるシステムにあっては、
半導体メモリを外部記憶装置に使用した所謂半導体ディ
スクがザブシステムとして設けられる。
きる磁気ディスク装置や磁気テープ装置が使用されてい
るが、高速アクセスが要求されるシステムにあっては、
半導体メモリを外部記憶装置に使用した所謂半導体ディ
スクがザブシステムとして設けられる。
このよ゛うな半導体ディスクシスデムにあっては、上位
装置と半導体メｔりをディスク制御部を介して結合して
おり、ディスク制御部にはプロセッサ（１ス下ｒＭＰＵ
Ｊという）、上位装置を結合するチャネル・インタフェ
ース制御回路、及び半導体メモリを結合するメモリ・イ
ンタフェース制御回路が設けられ、更に、ディスク制御
部に対し、別途設けた電源制御回路によって電源装置か
ら電源供給を制御している、。
装置と半導体メｔりをディスク制御部を介して結合して
おり、ディスク制御部にはプロセッサ（１ス下ｒＭＰＵ
Ｊという）、上位装置を結合するチャネル・インタフェ
ース制御回路、及び半導体メモリを結合するメモリ・イ
ンタフェース制御回路が設けられ、更に、ディスク制御
部に対し、別途設けた電源制御回路によって電源装置か
ら電源供給を制御している、。
即ち、電源制御回路はパワーオンによるシステム稼動中
に、システム停止のためのパワーオフ信号又はシステム
異常に基づくアラーム信号を検出すると、ディスク制御
部に対する電源供給を停止する。このようなディスク制
御部の電源供給停止に際しては、ディスク制御に必要な
各種のデータを破壊することなくシステムＷ、ｔｔする
ことが望まれる。
に、システム停止のためのパワーオフ信号又はシステム
異常に基づくアラーム信号を検出すると、ディスク制御
部に対する電源供給を停止する。このようなディスク制
御部の電源供給停止に際しては、ディスク制御に必要な
各種のデータを破壊することなくシステムＷ、ｔｔする
ことが望まれる。
［従来技術］
第６図は従来装置の構成図でおる。
第６図において、ディスク制御部１６には、−［三位装
置を結合するチャネル・インタフェース制御回路１０、
半導体メモリを結合するメモリ・イ〉タフエース制御回
路１２、更にＭＰｔＪ１４が設けられ、上位装置からの
リードコマンド又はライトコマンドに応じてＭＰｔＪ１
４が処理命令を実行し、半導体メモリにトラックイメー
ジ形式に従っでデータ読出又はデータ１込みを行なう。
置を結合するチャネル・インタフェース制御回路１０、
半導体メモリを結合するメモリ・イ〉タフエース制御回
路１２、更にＭＰｔＪ１４が設けられ、上位装置からの
リードコマンド又はライトコマンドに応じてＭＰｔＪ１
４が処理命令を実行し、半導体メモリにトラックイメー
ジ形式に従っでデータ読出又はデータ１込みを行なう。
このようなディスク制ｗＪ部１６に対して別途、電源装
置１８及び電源制御回路２０が設けられ、システム稼動
中に電源制御回路２０でパワーオフ信号又はアラーム信
号を検出すると、電源装置１Ｂに電源供給停止指令を出
力してディスク制御部１６の動作を停止する。
置１８及び電源制御回路２０が設けられ、システム稼動
中に電源制御回路２０でパワーオフ信号又はアラーム信
号を検出すると、電源装置１Ｂに電源供給停止指令を出
力してディスク制御部１６の動作を停止する。
第７図はＭＰＵ１４の９！１理フロ一図であり、＃７０
０ ’で上位装置からのコマンドによるチャネル起動の
有無をチエツクしており、チャネル起動を判別すると＃
７０１に進んで命令９８理を実行し、命令思理を実行す
る亀に＃７０２でチャネル・インタフェース制御回路１
０による上位装置どの結合かディスコネクトされたか否
かチエツクし、ディスコネクトを判別すると再び＃ ７
００の処理に戻って次のチャネル起動を待つ。
０ ’で上位装置からのコマンドによるチャネル起動の
有無をチエツクしており、チャネル起動を判別すると＃
７０１に進んで命令９８理を実行し、命令思理を実行す
る亀に＃７０２でチャネル・インタフェース制御回路１
０による上位装置どの結合かディスコネクトされたか否
かチエツクし、ディスコネクトを判別すると再び＃ ７
００の処理に戻って次のチャネル起動を待つ。
［発明が解決しようとする課題］
しかしながら、このような従来の半導体ディスク制御装
置にあっては、ＭＰＵが上位装置からのチャネル起動を
受けてライトコマンドの処理中に電源供給が停止された
場合、ライ１〜Ｔ］ンンド処理中にあるトラックのディ
レクトリが保証されないため、次にパワーオンした場合
に電源停市時に処理中にあったトラックは異常として処
理され、半導体ディスクの信頼性が確保できない問題が
あった。
置にあっては、ＭＰＵが上位装置からのチャネル起動を
受けてライトコマンドの処理中に電源供給が停止された
場合、ライ１〜Ｔ］ンンド処理中にあるトラックのディ
レクトリが保証されないため、次にパワーオンした場合
に電源停市時に処理中にあったトラックは異常として処
理され、半導体ディスクの信頼性が確保できない問題が
あった。
本発明は、このような従来の問題点に試みてなされたも
ので、パワーオフににるデータ破壊を確実に防止する半
導体ディスク制御装置を提供することを目的とする。
ので、パワーオフににるデータ破壊を確実に防止する半
導体ディスク制御装置を提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
第１図において、まず本発明は、上位装置を結合するチ
ャネル・インタフェース制御回路１０、半導体メモリを
結合するメモリ・インタフェース制御回路１２、及びプ
ロセッサ（ＭＰＵ）１４を備えたディスク１１Ｊ１１）
部１６と；ディスク制御部１６に電源を供給する電源袋
Ｍ１８と：電源のパワーオフ信号又は適宜のアラーム信
号を検出した時に電源装置１８に電源供給停止を指令す
る電源制御回路２０：を備えた半導体ディスク制御装置
を対象とする。
ャネル・インタフェース制御回路１０、半導体メモリを
結合するメモリ・インタフェース制御回路１２、及びプ
ロセッサ（ＭＰＵ）１４を備えたディスク１１Ｊ１１）
部１６と；ディスク制御部１６に電源を供給する電源袋
Ｍ１８と：電源のパワーオフ信号又は適宜のアラーム信
号を検出した時に電源装置１８に電源供給停止を指令す
る電源制御回路２０：を備えた半導体ディスク制御装置
を対象とする。
このような半導体ディスク制御装置に対し本発明にあっ
ては、電源制御回路２０がパワーオフ信号又はアラーム
信号を検出したことをプロセッサ１４に通知する通知手
段２２と；同じく電源制御回路２０がパワーオフ信号又
はアラーム信号を検出した時に起動して一定時間後に電
源制御回路２０に電源供給停止を指令させるタイン２４
と；を新たに設置ノ、プロセッサ１４が通知手段２２か
らパワーオン信号又はアラーム信号の検出通知を受けた
際には、チャネル・インタフェース制御回路１０をディ
スイネーブル状態とし４、それ以後の上位装置によるチ
ャネル起動を抑止し、現在実行中の９８．理命令が終了
するタイマ設定時間後に電源供給を停止する。
ては、電源制御回路２０がパワーオフ信号又はアラーム
信号を検出したことをプロセッサ１４に通知する通知手
段２２と；同じく電源制御回路２０がパワーオフ信号又
はアラーム信号を検出した時に起動して一定時間後に電
源制御回路２０に電源供給停止を指令させるタイン２４
と；を新たに設置ノ、プロセッサ１４が通知手段２２か
らパワーオン信号又はアラーム信号の検出通知を受けた
際には、チャネル・インタフェース制御回路１０をディ
スイネーブル状態とし４、それ以後の上位装置によるチ
ャネル起動を抑止し、現在実行中の９８．理命令が終了
するタイマ設定時間後に電源供給を停止する。
また通知手段２２により電源制御回路２０によるパワー
オフ信号又はアラーム信号の検出をプロセッサ１４に通
知してチャネル・インタフェース＄ＩＪ ｉ１１回路１
０をディスイネーブル状態にすると共に、このディスイ
ネーブル状態への切換えを通知手段２２を介して電源制
御回路２０に通知し、ディス１′ネーブル状態への切換
通知を受けた時に電源供給を停止させる。
オフ信号又はアラーム信号の検出をプロセッサ１４に通
知してチャネル・インタフェース＄ＩＪ ｉ１１回路１
０をディスイネーブル状態にすると共に、このディスイ
ネーブル状態への切換えを通知手段２２を介して電源制
御回路２０に通知し、ディス１′ネーブル状態への切換
通知を受けた時に電源供給を停止させる。
１作用］
このような構成を備えた本発明の半導体ディスク制御装
置にあっては、パワーオフ信号又はアラーム信号が検出
されても直ちに電源供給が遮断されず、まずディスク制
御部のＭＰＵに通知して上位装置を結合しているチャネ
ル・インタフェース制御回路をディスイネーブル状態と
し・で、その（たのチャネル起動を抑１Ｆシ、タイマに
より所定時間経過後に電源供給を停止することから、例
えばライ１−ＴＪコマンドα連中にパワーオフ信号やア
ラーム信号を受けても、ライトコマンド処理を終了した
侵にパワーオフとなり、ライトコマンド男埋中トラック
のディレクトリを保証でき、パワーオフによるデータ破
壊を確実に防止する。
置にあっては、パワーオフ信号又はアラーム信号が検出
されても直ちに電源供給が遮断されず、まずディスク制
御部のＭＰＵに通知して上位装置を結合しているチャネ
ル・インタフェース制御回路をディスイネーブル状態と
し・で、その（たのチャネル起動を抑１Ｆシ、タイマに
より所定時間経過後に電源供給を停止することから、例
えばライ１−ＴＪコマンドα連中にパワーオフ信号やア
ラーム信号を受けても、ライトコマンド処理を終了した
侵にパワーオフとなり、ライトコマンド男埋中トラック
のディレクトリを保証でき、パワーオフによるデータ破
壊を確実に防止する。
またチャネル・インタフェース制御回路のディスイネー
ブルの応答を待ってパワーオフすることで、同様にコマ
ンド実行中のパワーオフを防いでシステムの信頼性を向
上できる。
ブルの応答を待ってパワーオフすることで、同様にコマ
ンド実行中のパワーオフを防いでシステムの信頼性を向
上できる。
［実施例］
第２図は本発明の一実施例を示した実施例構成図である
。
。
第２図において、１６はＹイスク制御部であり、上位装
置２６を結合するチャネル・インタフェース制御回路１
０、半導体メモリ２８を結合するメモリ・インタフェー
ス制御回路１２、更に上位装置２６によるチャネル起動
を受けてライトコマンド又はリード−］マントにＪ：る
半導体メ七９２Ｂに対する処理を実行するＭＰｔＪ１４
が３ｆｆけられる。
置２６を結合するチャネル・インタフェース制御回路１
０、半導体メモリ２８を結合するメモリ・インタフェー
ス制御回路１２、更に上位装置２６によるチャネル起動
を受けてライトコマンド又はリード−］マントにＪ：る
半導体メ七９２Ｂに対する処理を実行するＭＰｔＪ１４
が３ｆｆけられる。
一方、ディスク制御部１６に対１ノでは別途電源装置１
８と電源制御回路２０が設けられ、電源制御回路２０に
対しては外部よりパワースフ信号又はアラーム（ｇ号が
与えられるヮ 電源制御回路２０とディスク制御部１６に設けたＭＰＵ
１４の間には、パワーオフ通知回路２２ａが設けられ、
この実施例においてパワーオフ通知回路２２ａは電源制
御回路２０でパワーオフ信号又はアラーム信号を検出１
ノだときに検出通知をＭＰＵ１４に対し行なう。
８と電源制御回路２０が設けられ、電源制御回路２０に
対しては外部よりパワースフ信号又はアラーム（ｇ号が
与えられるヮ 電源制御回路２０とディスク制御部１６に設けたＭＰＵ
１４の間には、パワーオフ通知回路２２ａが設けられ、
この実施例においてパワーオフ通知回路２２ａは電源制
御回路２０でパワーオフ信号又はアラーム信号を検出１
ノだときに検出通知をＭＰＵ１４に対し行なう。
ＭＰｔＪ１４はパワーオフ通知回路２２ａより電源制御
回路２０でパワー・オフ信号又はアラーム信号が検出さ
れたことの通知を受けた際には、チャネル・インタフ１
−ス制御回路１０をディスイネーブル状態に切換え、パ
ワーオフ又はアラーム検出ｊス後の上位装置２６からの
チャネルコマンドに継づく半導体ディスク制御ａ１１装
置のチャネル起動を抑止するようにしている。
回路２０でパワー・オフ信号又はアラーム信号が検出さ
れたことの通知を受けた際には、チャネル・インタフ１
−ス制御回路１０をディスイネーブル状態に切換え、パ
ワーオフ又はアラーム検出ｊス後の上位装置２６からの
チャネルコマンドに継づく半導体ディスク制御ａ１１装
置のチャネル起動を抑止するようにしている。
更に電源刊可１回路２０に対してはターイマ２４が設け
られ、タイマ２４は電源制御回路２０でパワーオフ信号
又はアラーム信号が検出されたとき（起動（バ一定時間
後にタイムアツプすると電源制御回路２０に電源装ｆｆ
１１８に対する電源供給停止を指令させるようＧＪなる
。このタイマ２４に設定される時間としてはＭＰＵ１４
が上位装置２６がらのチャネル起動を受けてライトアク
セス又はリードアクセスを終了するまでの時間に所定の
余裕時間を加えた時間とすれば良い。
られ、タイマ２４は電源制御回路２０でパワーオフ信号
又はアラーム信号が検出されたとき（起動（バ一定時間
後にタイムアツプすると電源制御回路２０に電源装ｆｆ
１１８に対する電源供給停止を指令させるようＧＪなる
。このタイマ２４に設定される時間としてはＭＰＵ１４
が上位装置２６がらのチャネル起動を受けてライトアク
セス又はリードアクセスを終了するまでの時間に所定の
余裕時間を加えた時間とすれば良い。
次に第２図のｆイスク制御部１６に設けたＭＰ［Ｊ１４
の制御処理を第３図を参照して説明する。
の制御処理を第３図を参照して説明する。
第３図のＭＰｔＪ処理フローにあっては、まず＃３００
で電源制御回路２０側に設けたパワーＡ）通知回路２２
ａからのパワーオフ通知の有無を判別しでおり、パワー
オフ通知がなければ＃３０１に進んでチャネル起動の有
無チエツクし、上位装置２６からのコマンドによりチャ
ネル起動を受（）ると＃３０２に進んで命令処理、即ち
、ライ１−アクセス又はリードアクセスを実行し、続い
て＃３０３でチャネル・インタフェース制御回路１０に
よる上位装置２６とのディスコネクトの有無をチエツク
し・、ディスコネクトが得られるまで＃３０２の命令処
理の実行を繰返し、ディスコネクトが判別されると再び
＃３００に戻る。
で電源制御回路２０側に設けたパワーＡ）通知回路２２
ａからのパワーオフ通知の有無を判別しでおり、パワー
オフ通知がなければ＃３０１に進んでチャネル起動の有
無チエツクし、上位装置２６からのコマンドによりチャ
ネル起動を受（）ると＃３０２に進んで命令処理、即ち
、ライ１−アクセス又はリードアクセスを実行し、続い
て＃３０３でチャネル・インタフェース制御回路１０に
よる上位装置２６とのディスコネクトの有無をチエツク
し・、ディスコネクトが得られるまで＃３０２の命令処
理の実行を繰返し、ディスコネクトが判別されると再び
＃３００に戻る。
一方、＃３００でパワーオフ通知回路２２ａよりのパワ
ーオフ通知が判別されると、＃３０４に進んでチャネル
・インタフェース１ｉｌＪ御回路−１０をディスイネー
ブル状態として処理を終了する。
ーオフ通知が判別されると、＃３０４に進んでチャネル
・インタフェース１ｉｌＪ御回路−１０をディスイネー
ブル状態として処理を終了する。
第４図は第２図の電源υ制御側の処理フロー図を小す。
第４図１５あい゛（、まず＃４００でパワーオフ信８又
はアラーム信号の検出の有無をチエツクしており、パワ
ーオフ信号又はアラーム信号が検出されると＃４０１に
進みＭＰＵ１４に検出通知を行なう。続いて、＃４０２
″Ｃ−タイマ２４を起動し、＃４０３で起動したタイマ
２４のタイムアツプを判別し、一定時間後にタイムアツ
プが判別されると＃４０４に進んでパワーオフ動作を行
なう。
はアラーム信号の検出の有無をチエツクしており、パワ
ーオフ信号又はアラーム信号が検出されると＃４０１に
進みＭＰＵ１４に検出通知を行なう。続いて、＃４０２
″Ｃ−タイマ２４を起動し、＃４０３で起動したタイマ
２４のタイムアツプを判別し、一定時間後にタイムアツ
プが判別されると＃４０４に進んでパワーオフ動作を行
なう。
第５図は第２図に示した電源制御回路２ｏ側の他の実施
例における処理フロー図であり、この第５３図の処理フ
ロー図に示ず実施例にあっては、パワーオフ通知回路２
２ａにより電源制御回路２０においでパワーオフ信号又
はアラ−・ム信号が検出されたこと・を〜ＩＰＵ１４に
通知してチャネル・インタフェース制御回路１０をディ
スイネーブル状に切換えるとｔｔ−に、チャネル・イン
タフェース制御回路１０のディスイネーブル状態への切
換えをＭＰＵからパワーオフ通知回路２２ａを介して電
源制御回路２０に通知するようにしたことを特徴とする
。
例における処理フロー図であり、この第５３図の処理フ
ロー図に示ず実施例にあっては、パワーオフ通知回路２
２ａにより電源制御回路２０においでパワーオフ信号又
はアラ−・ム信号が検出されたこと・を〜ＩＰＵ１４に
通知してチャネル・インタフェース制御回路１０をディ
スイネーブル状に切換えるとｔｔ−に、チャネル・イン
タフェース制御回路１０のディスイネーブル状態への切
換えをＭＰＵからパワーオフ通知回路２２ａを介して電
源制御回路２０に通知するようにしたことを特徴とする
。
置体的には第３図のＭＰＩ理フロー図における＃３０４
のチャネル・インタフェース制御回路１０のディスイネ
ーブル状態の切換えに続いて電源制御回路２０側へのデ
ィスイネーブル状態への切換え通知処理を追加すればよ
い。
のチャネル・インタフェース制御回路１０のディスイネ
ーブル状態の切換えに続いて電源制御回路２０側へのデ
ィスイネーブル状態への切換え通知処理を追加すればよ
い。
このようなＭＰＵ１４がらのディスイネーブル状態への
切換通知に対しては第５図に示す電源制御側の処理フロ
ーが実行される。
切換通知に対しては第５図に示す電源制御側の処理フロ
ーが実行される。
第５図おいて、まず、＃５００でパワーオフ信号又はア
ラーム信号の検出の有無をチエツクしており、パワーオ
フ信号又はアラーム信号が検出されると＃５０１に進ん
でＭＰＵ１４に通知し、ＭＰｔ、１１４によりチャネル
・インタフェース制御回路１０のディスイネ・−プル状
態への切換えが行なわれる。
ラーム信号の検出の有無をチエツクしており、パワーオ
フ信号又はアラーム信号が検出されると＃５０１に進ん
でＭＰＵ１４に通知し、ＭＰｔ、１１４によりチャネル
・インタフェース制御回路１０のディスイネ・−プル状
態への切換えが行なわれる。
続いて、＃５０２に進んでＭＰＵ１４がらの応答の有無
をヂエツクしており、ＭＰＵ１４によりディスイネーブ
ル状態への切換通知を受けると＃５０３に進んでパワー
オフ動作を行なうようになる。
をヂエツクしており、ＭＰＵ１４によりディスイネーブ
ル状態への切換通知を受けると＃５０３に進んでパワー
オフ動作を行なうようになる。
［発明の効果コ
Ｊス上説明してきたように本発明によれば、パワーオフ
信号或いは、アラーム信号を検出した模の上位装置から
のヂャネル起動を抑止した状態で一定時間俄に電源を落
とすことにより、ＭＰＬＪ側で処理中の命令の実行を終
了した後に電源が落とされることとなり、命令処理中の
電源遮断による１〜ラツクデータの破壊を確実に防止す
ることかでき、信頼性を大幅に向上できる。
信号或いは、アラーム信号を検出した模の上位装置から
のヂャネル起動を抑止した状態で一定時間俄に電源を落
とすことにより、ＭＰＬＪ側で処理中の命令の実行を終
了した後に電源が落とされることとなり、命令処理中の
電源遮断による１〜ラツクデータの破壊を確実に防止す
ることかでき、信頼性を大幅に向上できる。
第１図は本発明の原理説明図：
第２図は本発明の実施例構成図：
第３図は本発明のＭＰＵ処理フロー図：第４図は本発明
の電源制御処理フロー図：第５図は本発明の電源制御側
の他の処理フロー図第６図は従来装置の構成図； 第７図は従来のＭＰＵ処理フロー図；である。 図中、 １０：ヂャネル・インタフェース制御回路１２：メモリ
・インタフェース制御回路１４°プロセツサ（ＭＰＵ） １６：ディスク制御部 １８：電源装置 ２０：電源制御回路 ２２：通知手段 ２２ａ：パワーオフ通知回路 ２４：上位装置 ２６二半導体メモリ 仝死明のＭＰｔＪ処工！フロー口 第８図 ＋光間のｔ傳及Ｊ岬副臭理フロー囮 第４図
の電源制御処理フロー図：第５図は本発明の電源制御側
の他の処理フロー図第６図は従来装置の構成図； 第７図は従来のＭＰＵ処理フロー図；である。 図中、 １０：ヂャネル・インタフェース制御回路１２：メモリ
・インタフェース制御回路１４°プロセツサ（ＭＰＵ） １６：ディスク制御部 １８：電源装置 ２０：電源制御回路 ２２：通知手段 ２２ａ：パワーオフ通知回路 ２４：上位装置 ２６二半導体メモリ 仝死明のＭＰｔＪ処工！フロー口 第８図 ＋光間のｔ傳及Ｊ岬副臭理フロー囮 第４図
Claims (2)
- （１）上位装置を結合するチャネル・インタフェース制
御回路（１０）、半導体メモリを結合するメモリ・イン
タフェース制御回（１２）及びプロセッサ（１４）を備
えたディスク制御部（１６）と；該ディスク制御部（１
６）に電源を供給する電源装置（１８）と； 電源のパワーオフ信号又は適宜のアラーム信号を受けた
時に前記電源装置（１８）に電源供給停止を指令する電
源制御回路（２０）と； を備えた半導体ディスク制御装置に於いて、前記電源制
御装置（２０）がパワーオフ信号またはアラーム信号を
検出したことを前記プロセッサ（１４）に通知する手段
（２２）と； 前記電源制御装置（２０）がパワーオフ信号又はアラー
ム信号を検出した時に起動して一定時間後に前記電源制
御装置（２０）の電源供給停止を指令させるタイマ（２
４）と； を備え、前記プロセッサ（１４）が前記通知手段（２２
）からパワーオフ信号又はアラーム信号の検出通知を受
けた際に前記チャネル・インタフェース制御回路（１０
）をディスイネーブル状態とすることを特徴とする半導
体ディスク制御装置。 - （２）上位装置を結合するチャネル・インタフェース制
御回路（１０）、半導体メモリを結合するメモリ・イン
タフェース制御回路（１２）及びプロセッサ（１４）を
備えたディスク制御部（１６）と；該ディスク制御部（
１６）に電源を供給する電源装置（１８）と； 電源のパワーオフ信号又は適宜のアラーム信号を検出し
た際に前記電源装置（１８）に電源供給の停止を指令す
る電源制御回路（２０）と； を備えた半導体ディスク制御装置に於いて、前記電源制
御回路（２０）がパワーオフ信号又はアラーム信号を検
出したことを前記プロセッサ（１４）に通知すると共に
該通知に基づくプロセッサ（１４）からの応答通知を前
記電源制御回路（２０）に返送する通知手段（２２）を
設け、 前記プロセッサ（１４）が該通知手段（２２）からパワ
ーオフ信号又はアラーム信号の検出通知を受けた際に前
記チャネル・インタフェース制御回路（１０）をディス
イネーブル状態とした後に前記通知手段（２２）に・前
記チャネル・インタフェース制御回路（１０）のディス
イネーブル状態を通知して電源制御装置（１８）により
電源供給停止を指令させることを特徴とする半導体ディ
スク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298913A JPH02144619A (ja) | 1988-11-25 | 1988-11-25 | 半導体ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298913A JPH02144619A (ja) | 1988-11-25 | 1988-11-25 | 半導体ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144619A true JPH02144619A (ja) | 1990-06-04 |
Family
ID=17865798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298913A Pending JPH02144619A (ja) | 1988-11-25 | 1988-11-25 | 半導体ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357515A (ja) * | 1991-02-08 | 1992-12-10 | Melco:Kk | コンピュータ周辺機器の制御装置 |
-
1988
- 1988-11-25 JP JP63298913A patent/JPH02144619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357515A (ja) * | 1991-02-08 | 1992-12-10 | Melco:Kk | コンピュータ周辺機器の制御装置 |
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