JPH0214572A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0214572A JPH0214572A JP16462488A JP16462488A JPH0214572A JP H0214572 A JPH0214572 A JP H0214572A JP 16462488 A JP16462488 A JP 16462488A JP 16462488 A JP16462488 A JP 16462488A JP H0214572 A JPH0214572 A JP H0214572A
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- gate electrode
- gate
- main
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダブルゲート構造の半導体素子を平型パッケ
ージに収納して構成される半導体装置に関する。
ージに収納して構成される半導体装置に関する。
（従来の技術）
アノード側およびカソード側双方にゲート電極を設けた
半導体素子には、ゲート・ターンオフ・サイリスタ（Ｇ
ＴＯ）や静電誘導サイリスタ（Ｓｌサイリスク）等があ
る。前者はダブルゲートＧＴＯ，後者はダブルゲートＳ
Ｉサイリスク等と呼ばれる。ダブルゲートＧＴＯは例え
ば、特公昭５４−７５７号公報に示されるように、ｐ型
ベース層およびｎ型ベース層にそれぞれゲート電極を有
し、ターンオフ時にはそれぞれのゲート電極からキャリ
アを吸出すことで高速のターンオフ動作ができるという
特長を有する。ダブルゲートＳＩサイリスクは例えば、
特開昭６０−２４７９６９号公報に示されるように、静
電誘導効果を持つｐ型ゲート層の他にｎ型ベース層にゲ
ート型１％を設けることでやはり、ダブルゲートＧＴＯ
と同様の効果を得ることができる。
半導体素子には、ゲート・ターンオフ・サイリスタ（Ｇ
ＴＯ）や静電誘導サイリスタ（Ｓｌサイリスク）等があ
る。前者はダブルゲートＧＴＯ，後者はダブルゲートＳ
Ｉサイリスク等と呼ばれる。ダブルゲートＧＴＯは例え
ば、特公昭５４−７５７号公報に示されるように、ｐ型
ベース層およびｎ型ベース層にそれぞれゲート電極を有
し、ターンオフ時にはそれぞれのゲート電極からキャリ
アを吸出すことで高速のターンオフ動作ができるという
特長を有する。ダブルゲートＳＩサイリスクは例えば、
特開昭６０−２４７９６９号公報に示されるように、静
電誘導効果を持つｐ型ゲート層の他にｎ型ベース層にゲ
ート型１％を設けることでやはり、ダブルゲートＧＴＯ
と同様の効果を得ることができる。
これらのダブルゲート型半導体素子を大容量化した場合
、よく知られているように、アノード電極、カソード電
極間に圧力をかけて熱抵抗を低減させることが必要とな
る。そのためには、素子を圧接ポストを用いて両面から
挟み込む形の所謂平型パッケージが用いられる。その様
な平型パッケージに収納したダブルゲートＧＴ’０の構
造例は例えば、特開昭６１−２０８８７３号公報に示さ
れている。その構造の特長は、アノード電極、カソード
電極にそれぞれ接する圧接ポストを設ける他。
、よく知られているように、アノード電極、カソード電
極間に圧力をかけて熱抵抗を低減させることが必要とな
る。そのためには、素子を圧接ポストを用いて両面から
挟み込む形の所謂平型パッケージが用いられる。その様
な平型パッケージに収納したダブルゲートＧＴ’０の構
造例は例えば、特開昭６１−２０８８７３号公報に示さ
れている。その構造の特長は、アノード電極、カソード
電極にそれぞれ接する圧接ポストを設ける他。
アノード側ゲート電極およびカソード側ゲート電極にも
それぞれ圧接電極を設けていることである。
それぞれ圧接電極を設けていることである。
素子両面の圧接電極は、互いに対抗する位置に設けられ
、スプリング等を用いてゲート電極に圧接される。ダブ
ルゲートＧＴＯのターンオフ時には。
、スプリング等を用いてゲート電極に圧接される。ダブ
ルゲートＧＴＯのターンオフ時には。
アノード側ゲートおよびカソード側ゲートには。
主電流の数１０％以上もの電流が流れる。このため、ゲ
ート電極取出しは単に電気的接触がとれているだけでは
不十分であり、スプリングによる圧力を十分に大きいも
のとすることが必要になる。
ート電極取出しは単に電気的接触がとれているだけでは
不十分であり、スプリングによる圧力を十分に大きいも
のとすることが必要になる。
その場合もし、アノード側のゲート電極圧接力とカソー
ド側のゲート電極圧接力とが等しくないとその差分に相
当する応力がＧＴＯベレットに対して上下いずれか一方
向にかかることになる。このため、素子ペレットには短
期的或いは長期的に歪みが生じ１時には素子ペレットが
割れるという事故か発生する。
ド側のゲート電極圧接力とが等しくないとその差分に相
当する応力がＧＴＯベレットに対して上下いずれか一方
向にかかることになる。このため、素子ペレットには短
期的或いは長期的に歪みが生じ１時には素子ペレットが
割れるという事故か発生する。
（発明か解決しようとする課題）
以上のように従来のダブルゲート型素子の平型パッケー
ジにおけるゲート電極取出し法では。
ジにおけるゲート電極取出し法では。
素子基板に歪みが発、生する。という問題があった。
本発明は、この様な問題を解決したゲート構造の半導体
装置を提供することを目的とする。
装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、第１に、圧接ポストを含む平型パッケージに
ダブルゲート型半導体素子を収納した（１′４造におい
て、第１の主電極側の第１のゲート電極と第２の主、゛
伐極側の第２のゲート電極とを共にボンディング・ワイ
ヤにより取出したことを特徴とする。
ダブルゲート型半導体素子を収納した（１′４造におい
て、第１の主電極側の第１のゲート電極と第２の主、゛
伐極側の第２のゲート電極とを共にボンディング・ワイ
ヤにより取出したことを特徴とする。
本発明は、第２に、同様の構造において、第１のゲート
電極はボンディング・ワイヤにより取出し、第２のゲー
ト電極は、第１の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出したことを特徴とする
。
電極はボンディング・ワイヤにより取出し、第２のゲー
ト電極は、第１の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出したことを特徴とする
。
本、発明は、第３に、同様の構造において、第１のゲー
ト電極は、第２の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出し。
ト電極は、第２の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出し。
第２のゲート電画は、第１の主電極が圧接ポストに接す
る位置に対抗する位置で圧接電極により取出したことを
特徴とする。
る位置に対抗する位置で圧接電極により取出したことを
特徴とする。
（作用）
本発明によれば、いずれの構造としてもゲート電極取出
しの際、素子基板への歪みはかからない。両面共にボン
ディング・ワイヤによる場合は当然であり、圧接電極を
用いた場合でも従来のように両面のものを対抗させず、
一方の面のゲートｔＭ ｈに対する圧接電極を、他方の
面の圧接ポストに主Ｔ 極が接する位置に設ければ、そ
の部分で上下いずか一方の方向に応力がかかることはな
いからである。従って、ベレットが割れるといった事態
が防止され、信頼性の高いダブルゲート型の半導体装置
が得られる （実施例） 以下１本発明の実施例を図面の簡単な説明する。
しの際、素子基板への歪みはかからない。両面共にボン
ディング・ワイヤによる場合は当然であり、圧接電極を
用いた場合でも従来のように両面のものを対抗させず、
一方の面のゲートｔＭ ｈに対する圧接電極を、他方の
面の圧接ポストに主Ｔ 極が接する位置に設ければ、そ
の部分で上下いずか一方の方向に応力がかかることはな
いからである。従って、ベレットが割れるといった事態
が防止され、信頼性の高いダブルゲート型の半導体装置
が得られる （実施例） 以下１本発明の実施例を図面の簡単な説明する。
第１図は１両面のゲート電極を共にボンディング・ワイ
ヤにより取出すようにした実施例のダブルゲートＧＴＯ
である。１はダブルゲートＧＴＯペレットである。ペレ
ット１の一方の主面にはアノード電極２（第１の主電極
）とこれを囲むようアノード側ゲート電極４（第１のゲ
ート電極）が形成され、他方の主面にはカソード電極３
（第２の主電極）とこれを取囲むようにカソード側ゲー
ト電極５（第２のゲート電極）が形成されている。ペレ
ット１の両面は、圧接ポスト６．７により挟み込まれて
いる。圧接ポスト６．７と素子のアノード電極２．カソ
ード電極３の間には。
ヤにより取出すようにした実施例のダブルゲートＧＴＯ
である。１はダブルゲートＧＴＯペレットである。ペレ
ット１の一方の主面にはアノード電極２（第１の主電極
）とこれを囲むようアノード側ゲート電極４（第１のゲ
ート電極）が形成され、他方の主面にはカソード電極３
（第２の主電極）とこれを取囲むようにカソード側ゲー
ト電極５（第２のゲート電極）が形成されている。ペレ
ット１の両面は、圧接ポスト６．７により挟み込まれて
いる。圧接ポスト６．７と素子のアノード電極２．カソ
ード電極３の間には。
熱膨張歪み緩衝用金属電極８．９が設けられている。１
０は、セラミックス・パッケージ本体であり、圧接ポス
ト６．７とこのパッケージ本体１０の間は蓋板１．１．
１２で閉じられている。ゲート電極取出しは２両ゲート
電極４，５共に、ボンディング・ワイヤ１３．１４によ
り行っている。これらのボンディング・ワイヤ１３．１
４は、圧接ポス訃６．７の中のくり抜がれた部分を通し
て弓出され２パツケ一ジ外部の配線と接続するためのゲ
ート電極取出し用スリーブ１５．１６に接続されている
。ボンディング・ワイヤ１３．１４は。
０は、セラミックス・パッケージ本体であり、圧接ポス
ト６．７とこのパッケージ本体１０の間は蓋板１．１．
１２で閉じられている。ゲート電極取出しは２両ゲート
電極４，５共に、ボンディング・ワイヤ１３．１４によ
り行っている。これらのボンディング・ワイヤ１３．１
４は、圧接ポス訃６．７の中のくり抜がれた部分を通し
て弓出され２パツケ一ジ外部の配線と接続するためのゲ
ート電極取出し用スリーブ１５．１６に接続されている
。ボンディング・ワイヤ１３．１４は。
ＡΩ、Ａｕなどの金属線であり２図では詳細に示さない
がビニール管等を披せて圧接ポスト６．７との絶縁を保
つ。１７は、ガス抜き用フランジを示している。
がビニール管等を披せて圧接ポスト６．７との絶縁を保
つ。１７は、ガス抜き用フランジを示している。
この実施例によれば、ゲート部に両面がら不均等に圧力
がかかることはなく、ペレット１に歪みが発生すること
はない。
がかかることはなく、ペレット１に歪みが発生すること
はない。
第２図は別の実施例である。この実施例でもペレット１
の両面とも、ボンディング・ワイヤによりゲート電極を
取出している。但し、ゲート電極４．５のベレット周辺
部を利用して、それぞれ複数箇所にボンディング・ワイ
ヤ１３．１４を接続している。これにより、多くのゲー
ト電流を流すことが容易になる。
の両面とも、ボンディング・ワイヤによりゲート電極を
取出している。但し、ゲート電極４．５のベレット周辺
部を利用して、それぞれ複数箇所にボンディング・ワイ
ヤ１３．１４を接続している。これにより、多くのゲー
ト電流を流すことが容易になる。
第３図は更に他の実施例で、第１図の構造と第２図の構
造の組合わせである。即ち、カソード側ゲート７１ｉ極
５にはペレット１の中央部でボンディング・ワイヤ１４
を接続し、アノード側ゲート電極４にはペレット１の周
辺部の複数箇所でボンディング・ワイヤ１３を接続して
いる。この構造は。
造の組合わせである。即ち、カソード側ゲート７１ｉ極
５にはペレット１の中央部でボンディング・ワイヤ１４
を接続し、アノード側ゲート電極４にはペレット１の周
辺部の複数箇所でボンディング・ワイヤ１３を接続して
いる。この構造は。
アノード電流が大きい場合に効果的であり、またボンデ
ィングの位置が上下でずれているため作業が容易である
。という特長を有する。
ィングの位置が上下でずれているため作業が容易である
。という特長を有する。
第４図は、一方のゲート電極はボンディング・ワイヤに
より取出し、他方のゲート電極は圧接電極により取出す
ようにした実施例である。即ちアノード側ゲート電ｉ４
には１周辺部の複数箇所でボンディング・ワイヤ１３を
接続している。カソード側ゲート電極５にはその中央部
において、圧接型ｔ！！ｉ！１８を圧接用バネ１９によ
り押圧している。
より取出し、他方のゲート電極は圧接電極により取出す
ようにした実施例である。即ちアノード側ゲート電ｉ４
には１周辺部の複数箇所でボンディング・ワイヤ１３を
接続している。カソード側ゲート電極５にはその中央部
において、圧接型ｔ！！ｉ！１８を圧接用バネ１９によ
り押圧している。
圧接電極１８はリード線２０によりゲート電極取出し用
スリーブ１６に接続されている。ここで重要なことは、
カソード側のゲート電極５に対する圧接電極１８の位置
に対抗するアノード側位置では、アノード電極２が圧接
ポスト６に接していることである。また図では省略した
が、圧接電極１８お、よびリード線２０を圧接ポスト７
がら電気的に絶縁するため、セラミックス等の絶縁隔離
板が用いられる。
スリーブ１６に接続されている。ここで重要なことは、
カソード側のゲート電極５に対する圧接電極１８の位置
に対抗するアノード側位置では、アノード電極２が圧接
ポスト６に接していることである。また図では省略した
が、圧接電極１８お、よびリード線２０を圧接ポスト７
がら電気的に絶縁するため、セラミックス等の絶縁隔離
板が用いられる。
この実施例の場合、アノード側ではゲート電極取出しが
ワイヤ・ボンディングであるがら、圧力がかかることは
ない。また、カソード側では圧接電極１８とバネ１９に
より圧力がががるが、この位置でアノード側はアノード
電極２が圧接ポスト６に接して固定されている。このた
め、従来のように両面の相対抗する位置でそれぞれ圧接
電極を押圧する場合と異なり、ベレツト１に対して不均
等な圧力がかかるということはない。
ワイヤ・ボンディングであるがら、圧力がかかることは
ない。また、カソード側では圧接電極１８とバネ１９に
より圧力がががるが、この位置でアノード側はアノード
電極２が圧接ポスト６に接して固定されている。このた
め、従来のように両面の相対抗する位置でそれぞれ圧接
電極を押圧する場合と異なり、ベレツト１に対して不均
等な圧力がかかるということはない。
従ってこの実施例によっても、先の各実施例と同様の効
果が得られる。
果が得られる。
第５図は更に１両面ともゲート電極取出しを圧接型とし
た実施例である。即ちカソード側は第４図の実施例と同
様に、中央部で圧接電極１８およびバネ１９によりゲー
ト？Ｓ ａ取出しを行っている。
た実施例である。即ちカソード側は第４図の実施例と同
様に、中央部で圧接電極１８およびバネ１９によりゲー
ト？Ｓ ａ取出しを行っている。
アノード側はペレット周辺部複数箇所で圧接電極２１と
圧接バネ２２によりゲート電極取出しを行冒ている。２
３は圧接電極２１をスリーブ１５に接続するリード線で
ある。カソード側の圧接電極１８に対抗する位置ではア
ノード電極４が圧接ポスト６に接していることは第５図
と同様である。
圧接バネ２２によりゲート電極取出しを行冒ている。２
３は圧接電極２１をスリーブ１５に接続するリード線で
ある。カソード側の圧接電極１８に対抗する位置ではア
ノード電極４が圧接ポスト６に接していることは第５図
と同様である。
またアノード側圧接電極２１に対抗する位置ではカソー
ド電極３が圧接ポスト７に接している。
ド電極３が圧接ポスト７に接している。
この実施例によっても、第４図の実施例と同様ダブルＧ
ＴＯベレット１に不均等な圧力がかかることはない。
ＴＯベレット１に不均等な圧力がかかることはない。
［発明の効果Ｊ
以上述べたように本発明によれば、平型パッケージを用
いたダブルゲート構造の半導体素子のゲート電極取出し
部を改良することにより、無用な圧力が素子ベレットに
かかるのを防止して信頼性の向上を図ることができる。
いたダブルゲート構造の半導体素子のゲート電極取出し
部を改良することにより、無用な圧力が素子ベレットに
かかるのを防止して信頼性の向上を図ることができる。
第１図は本発明の一実施例のダブルゲートＧＴＯを示す
図、第２図は他の実施例のダブルゲートＧＴＯを示す図
、第３図は他の実施例のダブルゲートＧＴＯを示す図、
第４図は他の実施例のダブ、ルゲートＧＴＯを示す図、
第５図は他の実施例のダブルゲートＧＴＯを示す図であ
る。 １・・・ダブルゲートＧＴＯベレット、２・・・アノー
ド電極（主電極）、３・・・カソード電極（主電極）、
４・・・アノード側ゲート電極、５・・・カソード側ゲ
ート電極、６，７・・・圧接ポスト。 ９．１０・・・緩衝用金属電極、１１．１２・・・蓋板
、１３．１４・・・ボンディング・ワイヤ。 １５．１６・・・電極取出し用スリーブ、１７・・・ガ
ス抜きフランジ、１８・・・圧接電極、〕９・・・圧接
用バネ、２０・・・リード線、２１・・・圧接電極２２
２・・・圧接用バネ、２３・・・リード線。 出願人代理人 弁理士 鈴江武彦 第 図 第２図
図、第２図は他の実施例のダブルゲートＧＴＯを示す図
、第３図は他の実施例のダブルゲートＧＴＯを示す図、
第４図は他の実施例のダブ、ルゲートＧＴＯを示す図、
第５図は他の実施例のダブルゲートＧＴＯを示す図であ
る。 １・・・ダブルゲートＧＴＯベレット、２・・・アノー
ド電極（主電極）、３・・・カソード電極（主電極）、
４・・・アノード側ゲート電極、５・・・カソード側ゲ
ート電極、６，７・・・圧接ポスト。 ９．１０・・・緩衝用金属電極、１１．１２・・・蓋板
、１３．１４・・・ボンディング・ワイヤ。 １５．１６・・・電極取出し用スリーブ、１７・・・ガ
ス抜きフランジ、１８・・・圧接電極、〕９・・・圧接
用バネ、２０・・・リード線、２１・・・圧接電極２２
２・・・圧接用バネ、２３・・・リード線。 出願人代理人 弁理士 鈴江武彦 第 図 第２図
Claims (3)
- （１）素子基板の一方の主面に第１の主電極と第１のゲ
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極および第２のゲート電極
を共にボンディング・ワイヤにより取出したことを特徴
とする半導体装置。 - （２）素子基板の一方の主面に第１の主電極と第１のゲ
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極をボンディング・ワイヤ
により取出し、第２のゲート電極は、第１の主電極が圧
接ポストに接する位置に対抗する位置で圧接電極により
取出したことを特徴とする半導体装置。 - （３）素子基板の一方の主面に第１の主電極と第１のゲ
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極は、第２の主電極が圧接
ポストに接する位置に対抗する位置で圧接電極により取
出し、第２のゲート電極は、第１の主電極が圧接ポスト
に接する位置に対抗する位置で圧接電極により取出した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16462488A JPH0214572A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16462488A JPH0214572A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214572A true JPH0214572A (ja) | 1990-01-18 |
Family
ID=15796734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16462488A Pending JPH0214572A (ja) | 1988-07-01 | 1988-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214572A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9208992B2 (en) | 2010-04-26 | 2015-12-08 | Advanced Energy Industries, Inc. | Method for controlling ion energy distribution |
| US9210790B2 (en) | 2012-08-28 | 2015-12-08 | Advanced Energy Industries, Inc. | Systems and methods for calibrating a switched mode ion energy distribution system |
| US9287092B2 (en) | 2009-05-01 | 2016-03-15 | Advanced Energy Industries, Inc. | Method and apparatus for controlling ion energy distribution |
| US9309594B2 (en) | 2010-04-26 | 2016-04-12 | Advanced Energy Industries, Inc. | System, method and apparatus for controlling ion energy distribution of a projected plasma |
| US9362089B2 (en) | 2010-08-29 | 2016-06-07 | Advanced Energy Industries, Inc. | Method of controlling the switched mode ion energy distribution system |
| US9435029B2 (en) | 2010-08-29 | 2016-09-06 | Advanced Energy Industries, Inc. | Wafer chucking system for advanced plasma ion energy processing systems |
| CN105934821A (zh) * | 2014-01-21 | 2016-09-07 | Abb 技术有限公司 | 功率半导体装置 |
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-
1988
- 1988-07-01 JP JP16462488A patent/JPH0214572A/ja active Pending
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