JPS5999769A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5999769A JPS5999769A JP57209607A JP20960782A JPS5999769A JP S5999769 A JPS5999769 A JP S5999769A JP 57209607 A JP57209607 A JP 57209607A JP 20960782 A JP20960782 A JP 20960782A JP S5999769 A JPS5999769 A JP S5999769A
- Authority
- JP
- Japan
- Prior art keywords
- cathode
- electrode
- emitters
- emitter
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数個に分割されたエミッタを有するゲートタ
ーンオフサイリスク（Ｇ’ｒ６ ）やトランジスタ等の
半導体装置に関する。
ーンオフサイリスク（Ｇ’ｒ６ ）やトランジスタ等の
半導体装置に関する。
第１図（ａ） Ｉ （ｂ）は従来技術で作られたＧＴＯ
の一例の平面図とそのＡ −Ａ’断面図である。１はシ
エミッタＮ 、２ ｕ ｎ ベース層、３はｐペース層
であＩ）、ｐ’ペーメ゛層３の表面に多数に分割された
ｈエミツタ層（カンニドエミツタ層）４（４１゜４□
２・・・）が形成されている。５（５１，５□、・・・
）はＡｔ等からなるカンード電極、６はカソードエミッ
タを取９囲んで共通に配設されたダート電極であシ、７
はアノード電極である。８（８ｉ＋８□ ）はゲート電
極６と外部のｒ−トパルス発生器とを電気的に接続する
ダートリード線で、同図の場合二点でダート電極６とコ
ンタクトしている。図の場合、カソードエミツタ層４は
放射状にかつ四つの環状をなして配列されている。
の一例の平面図とそのＡ −Ａ’断面図である。１はシ
エミッタＮ 、２ ｕ ｎ ベース層、３はｐペース層
であＩ）、ｐ’ペーメ゛層３の表面に多数に分割された
ｈエミツタ層（カンニドエミツタ層）４（４１゜４□
２・・・）が形成されている。５（５１，５□、・・・
）はＡｔ等からなるカンード電極、６はカソードエミッ
タを取９囲んで共通に配設されたダート電極であシ、７
はアノード電極である。８（８ｉ＋８□ ）はゲート電
極６と外部のｒ−トパルス発生器とを電気的に接続する
ダートリード線で、同図の場合二点でダート電極６とコ
ンタクトしている。図の場合、カソードエミツタ層４は
放射状にかつ四つの環状をなして配列されている。
第１図（直）におりては簡単のため一つの環につき各二
個のカン−、ドエミックのみ描き他のカソードエミッタ
は破線で示して省略しである。図の如くカソードエミツ
タ層４の形状は同一のものを並設する方法を従来採用し
てきた。
個のカン−、ドエミックのみ描き他のカソードエミッタ
は破線で示して省略しである。図の如くカソードエミツ
タ層４の形状は同一のものを並設する方法を従来採用し
てきた。
なお、ケ゛−トリード線のコンタクトは第１図のように
ＧＴＯ基体の周辺に設けるタイプのＧＴＯの他に、セン
ターダートと呼ばれるＧＴＯ基体の中央部に設けるタイ
プのＧＴＯがある。
ＧＴＯ基体の周辺に設けるタイプのＧＴＯの他に、セン
ターダートと呼ばれるＧＴＯ基体の中央部に設けるタイ
プのＧＴＯがある。
さてＧＴＯのダートターンオフ動作は、広く知られてい
るようにカソードとダートとの間に逆方向電圧を印加し
、ダートから電流を吸い出すことによって行なうもので
ある。したがってダートターンオフ時にダート電極の各
所に吸い出された電流は各点からもっとも近いリード線
とのコンタクト点へ流れる。その時ダート電極６の横方
向の抵抗によって電圧降下が発生する。
るようにカソードとダートとの間に逆方向電圧を印加し
、ダートから電流を吸い出すことによって行なうもので
ある。したがってダートターンオフ時にダート電極の各
所に吸い出された電流は各点からもっとも近いリード線
とのコンタクト点へ流れる。その時ダート電極６の横方
向の抵抗によって電圧降下が発生する。
このような電圧降下が生じるためにダート・カソード間
に逆方向電圧を印加しても各カソード電極５からみたダ
ート層と間の逆方向電圧（Ｇ−に接合電圧）が異なる。
に逆方向電圧を印加しても各カソード電極５からみたダ
ート層と間の逆方向電圧（Ｇ−に接合電圧）が異なる。
ケ゛−ト電＠６は一般にＡｔｎどの金属を真空蒸着装置
などを用いて形成するものであるから、その厚みが１０
〜２０〔μｍ〕程度で極めて薄く、横方向抵抗が数百〔
μΩ〕から数十〔ｍΩ〕になる。このような抵抗をもつ
ケ゛−ト電極層を数十ないし数百〔Ａ〕の負ダート電流
が流れると、ダート電極中で生じる電圧降下は数十（ｍ
Ｖ ）から数百〔ｍｖ〕に達する。したがってダートリ
ード線８のコンタクト位置からみて最も長い距離に位置
するカソードエミツタ層は、それより近いカソードエミ
ツタ層より負バイアスが低くなる。
などを用いて形成するものであるから、その厚みが１０
〜２０〔μｍ〕程度で極めて薄く、横方向抵抗が数百〔
μΩ〕から数十〔ｍΩ〕になる。このような抵抗をもつ
ケ゛−ト電極層を数十ないし数百〔Ａ〕の負ダート電流
が流れると、ダート電極中で生じる電圧降下は数十（ｍ
Ｖ ）から数百〔ｍｖ〕に達する。したがってダートリ
ード線８のコンタクト位置からみて最も長い距離に位置
するカソードエミツタ層は、それより近いカソードエミ
ツタ層より負バイアスが低くなる。
このように負バイアスに差が生じることによって、ゲー
トターンオフするまでの時間（ｔｏｆｆ）に差が生じ、
最もターンオフ時間の長いカソードエミッタには最後ま
で電流が流れているために電流集中が生じる。この電流
集中はＧＴＯ基体の部分的過熱を生じ、特性劣化や破壊
を生じるという欠点があった。
トターンオフするまでの時間（ｔｏｆｆ）に差が生じ、
最もターンオフ時間の長いカソードエミッタには最後ま
で電流が流れているために電流集中が生じる。この電流
集中はＧＴＯ基体の部分的過熱を生じ、特性劣化や破壊
を生じるという欠点があった。
本発明は上記問題点に鑑み、各カソードエミッタのター
ンオフ時間を均一化することによυ信頼性の向上を図っ
た半導体装置を提供することを目的とする。
ンオフ時間を均一化することによυ信頼性の向上を図っ
た半導体装置を提供することを目的とする。
本発明は、カソードエミッタの寸法を小さくすることに
よりターンオフ時間が短縮するという事実を応用する。
よりターンオフ時間が短縮するという事実を応用する。
即ち、ゲートリード線のダート電極とのコンタクト位置
からの距離によってカソードエミッタ分布を少くとも二
つの領域に分け、コンタクト位置から遠い領域でのカソ
ードエミツタ層の幅を近い領域でのそれより小さくなる
ように設定することによυ、基板内の各カソードエミッ
タ領域のターンオフ時間を均一化する。
からの距離によってカソードエミッタ分布を少くとも二
つの領域に分け、コンタクト位置から遠い領域でのカソ
ードエミツタ層の幅を近い領域でのそれより小さくなる
ように設定することによυ、基板内の各カソードエミッ
タ領域のターンオフ時間を均一化する。
本発明をＧＴＯに適用することによシ次のような効果が
得られる。
得られる。
■ ＧＴＯの全カソードエミックをほぼ同一時点でゲー
トターンオンさせることができ、従って全体のしゃ断容
址を大幅に増加できる。
トターンオンさせることができ、従って全体のしゃ断容
址を大幅に増加できる。
■ 本発明を応用してもマスク上で寸法を変えるだけな
ので製造コストが上がらない。
ので製造コストが上がらない。
■ 信頼性が高く、使いやすいＧＴＯが得られる。
本発明は、分割エミッタ構造をもつトランジスタに適用
しても同様の効果が得られる。
しても同様の効果が得られる。
本発明の実施例゛を説明する前に、基礎実験として、カ
ソードエミッタの幅とデートクーンオフ時間（ＧＴＯに
順方向にアノード電流が流れている時に、ゲートに負バ
イアスを印加する時刻からアノード電流が零になるまで
の時刻までの時間）との関係を求めｆ７ｃ７′″−タを
第２図に示す。
ソードエミッタの幅とデートクーンオフ時間（ＧＴＯに
順方向にアノード電流が流れている時に、ゲートに負バ
イアスを印加する時刻からアノード電流が零になるまで
の時刻までの時間）との関係を求めｆ７ｃ７′″−タを
第２図に示す。
ターンオフ時間は、カソードエミッタの幅が太きいと指
数関数的に長くなシ、ある一定の幅以上は、ＧＴＯの通
電領域を狭くする、いわゆるスクイズが不十分となりタ
ーンオフが不能となる。
数関数的に長くなシ、ある一定の幅以上は、ＧＴＯの通
電領域を狭くする、いわゆるスクイズが不十分となりタ
ーンオフが不能となる。
第２図で示すように、ターンオフ時間がカソードエミッ
タの幅で変化する事実を応用すればＧＴＯ基体全面のカ
ソード電極、りのターンオフ時間をほぼ均一にする事が
可能である。
タの幅で変化する事実を応用すればＧＴＯ基体全面のカ
ソード電極、りのターンオフ時間をほぼ均一にする事が
可能である。
本発明の一実施例のＧＴＯの平面図を第３図に示す。基
体構造は第１図のものと同じであシ、従って断面図は省
略し、また第１図と対応する部分には第１図と同じ符号
を付しである。カソードエミッタ４の長さは全て同じで
、幅をリード線８のコンタクト位置から遠ざかるにつれ
て細くした点が従来と異なる。実際には、８ｃｎＩφの
ウェハで定格電流３（１００Ａの場合、ウェハ中央部２
ｃ！ｎφの領域の周囲に長さ４〜５霞のカソードエミッ
タを放射状に、かつ５〜６本の環状をなして配列し、内
側の環から順次外側にいく程カソードエミッタ幅を大き
くする。
体構造は第１図のものと同じであシ、従って断面図は省
略し、また第１図と対応する部分には第１図と同じ符号
を付しである。カソードエミッタ４の長さは全て同じで
、幅をリード線８のコンタクト位置から遠ざかるにつれ
て細くした点が従来と異なる。実際には、８ｃｎＩφの
ウェハで定格電流３（１００Ａの場合、ウェハ中央部２
ｃ！ｎφの領域の周囲に長さ４〜５霞のカソードエミッ
タを放射状に、かつ５〜６本の環状をなして配列し、内
側の環から順次外側にいく程カソードエミッタ幅を大き
くする。
このよりにカソードエミッタを適切な寸法で変えると、
リード線８のコンタクト位置から遠い距離にあるカソー
ドエミッタは、負バイアスが前述した理由から低くなる
が、その分力ソードエミツタ幅が細い事によってターン
オフし易くな？ており、全力ンードエミッタをほぼ同時
にターンオフすることがで、きる。
リード線８のコンタクト位置から遠い距離にあるカソー
ドエミッタは、負バイアスが前述した理由から低くなる
が、その分力ソードエミツタ幅が細い事によってターン
オフし易くな？ており、全力ンードエミッタをほぼ同時
にターンオフすることがで、きる。
第４図は、本発明の他の実施例である。即ちこの実施惚
は、ダート電極６の中央部にゲートリード線８をコンタ
クトさせたクイズのＧＴＯである。この場合も、コンタ
クト位置、即ちウェハ中央から離れる程カンードエミ□
ツタ層の幅を細くしである。これによｉ、先の実施例と
同様の効果が得られる。
は、ダート電極６の中央部にゲートリード線８をコンタ
クトさせたクイズのＧＴＯである。この場合も、コンタ
クト位置、即ちウェハ中央から離れる程カンードエミ□
ツタ層の幅を細くしである。これによｉ、先の実施例と
同様の効果が得られる。
尚カソードエミッタ層の長ｉは幅と比らべるとターンオ
ン時間への影着が少ないが、短かい程ターンオン時晶が
短縮するので、単にムを細くするだけでなく長さも短か
くする方がターンオフ時間が短かくなることは当然なの
で、この事実を応用することが可能なことは云うまでも
ない。
ン時間への影着が少ないが、短かい程ターンオン時晶が
短縮するので、単にムを細くするだけでなく長さも短か
くする方がターンオフ時間が短かくなることは当然なの
で、この事実を応用することが可能なことは云うまでも
ない。
以上、本発明の説明にＧＴＯを例にとってきたが複数個
のラミックを有するトランジスタの場合について、を本
発明が適用できることは当然である。この場合、ダート
電極に対応するのはペース電極である。
のラミックを有するトランジスタの場合について、を本
発明が適用できることは当然である。この場合、ダート
電極に対応するのはペース電極である。
第１図（ａ） 、 （ｂ）は、従来のＧＴＯの平面図と
そのＡ −Ａ’断面図、第２図はカン−ドエミッタの幅
とダートターンオフ時間との関係図、第３図は本発明の
一実施例のＧＴＯの平面図、第４図は本発明の他の実施
例のＧＴＯの平面図である。 ’（’ｔ＋４２＋・・・）・・・カソードエミツタ層、
５（５１＊ ５２ ＋・・・）・・・カソード電極、
６・・−ケ゛−ト電極、５（ｓｌ １８２ ）・・・
ゲートリード線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
そのＡ −Ａ’断面図、第２図はカン−ドエミッタの幅
とダートターンオフ時間との関係図、第３図は本発明の
一実施例のＧＴＯの平面図、第４図は本発明の他の実施
例のＧＴＯの平面図である。 ’（’ｔ＋４２＋・・・）・・・カソードエミツタ層、
５（５１＊ ５２ ＋・・・）・・・カソード電極、
６・・−ケ゛−ト電極、５（ｓｌ １８２ ）・・・
ゲートリード線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
Claims (1)
- 複数個に分割されたエミツタ層を有し、各エミツタ層の
周凹を取シ囲んで共通のダート電極またはペース電極が
配設され、このゲート電極またはペニス電極と外部回路
との間をり」ド線で接続する構成の半導体装置において
、前記復□数個のエミツタ層の形状につき、前記リード
線のコンタクト位置を中心としてここからの距離によシ
少くとも２つの領域に分け、コンタクト位置から遠い領
域でのエミレタ層の幅を近い□領域でのそれよシ小さく
設定したことを特許とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209607A JPS5999769A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209607A JPS5999769A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999769A true JPS5999769A (ja) | 1984-06-08 |
Family
ID=16575604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209607A Pending JPS5999769A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999769A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6099552U (ja) * | 1983-12-12 | 1985-07-06 | 日本インター株式会社 | ゲ−トタ−ンオフサイリスタ |
| JPS61287267A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | Ｇｔｏサイリスタ |
| JPS6216570A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 半導体スイツチング装置 |
| JPS6254465A (ja) * | 1985-09-02 | 1987-03-10 | Hitachi Ltd | 半導体装置 |
| JPS62147770A (ja) * | 1985-12-20 | 1987-07-01 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| US4843449A (en) * | 1987-02-24 | 1989-06-27 | Bbc Brown Boveri Ag | Controllable power semiconductor |
| JPH02126675A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
-
1982
- 1982-11-30 JP JP57209607A patent/JPS5999769A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6099552U (ja) * | 1983-12-12 | 1985-07-06 | 日本インター株式会社 | ゲ−トタ−ンオフサイリスタ |
| JPS61287267A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | Ｇｔｏサイリスタ |
| JPS6216570A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 半導体スイツチング装置 |
| JPS6254465A (ja) * | 1985-09-02 | 1987-03-10 | Hitachi Ltd | 半導体装置 |
| JPS62147770A (ja) * | 1985-12-20 | 1987-07-01 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| US4843449A (en) * | 1987-02-24 | 1989-06-27 | Bbc Brown Boveri Ag | Controllable power semiconductor |
| JPH02126675A (ja) * | 1988-11-07 | 1990-05-15 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
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