JPH02146615A - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPH02146615A JPH02146615A JP30167488A JP30167488A JPH02146615A JP H02146615 A JPH02146615 A JP H02146615A JP 30167488 A JP30167488 A JP 30167488A JP 30167488 A JP30167488 A JP 30167488A JP H02146615 A JPH02146615 A JP H02146615A
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- JP
- Japan
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- memory
- data
- clock
- measurement
- converter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、Ａ 、／ Ｄ変換器で変換されたデジタル信
号をメモリに格納するデータ記憶装置に関するものてあ
つ、詳しくは、デジタル信号の格納動作の改良に関する
ものてめる。
号をメモリに格納するデータ記憶装置に関するものてあ
つ、詳しくは、デジタル信号の格納動作の改良に関する
ものてめる。
ぐ従来の技術〉
アナログ入力信号をデジタル的に測定するのにあたって
は、アナログ入力信号をＡ／Ｄ変換器でデジタル信号に
変換し、変換されたデジタル信ぢをメモリに格納するこ
とが行われている。
は、アナログ入力信号をＡ／Ｄ変換器でデジタル信号に
変換し、変換されたデジタル信ぢをメモリに格納するこ
とが行われている。
第３図は、このような従来の測定系の一例を示ず構成説
明図である６しＩにおいて、１はＡ／Ｄ変換器であり、
外部クロックＦ、 Ｃ，ＫをサンプルクロックＳＣＫと
してアナログ入力信号Ａをサンプリングしてデジタル信
号りに変換する例を示している。２はメモリであり、Ａ
ｌ１）変換器１から出力されるデジタル信号りを外部ク
ロックド〕ＣＫを書込みり旨ツクＷＣＫとして格納する
。なお、メモリ２は署込みアドレスカウンタとメモリ本
体とで構成されている。３はバス、１１は演算制御部（
ＣＰ ｔＪ ＞である。
明図である６しＩにおいて、１はＡ／Ｄ変換器であり、
外部クロックＦ、 Ｃ，ＫをサンプルクロックＳＣＫと
してアナログ入力信号Ａをサンプリングしてデジタル信
号りに変換する例を示している。２はメモリであり、Ａ
ｌ１）変換器１から出力されるデジタル信号りを外部ク
ロックド〕ＣＫを書込みり旨ツクＷＣＫとして格納する
。なお、メモリ２は署込みアドレスカウンタとメモリ本
体とで構成されている。３はバス、１１は演算制御部（
ＣＰ ｔＪ ＞である。
く発明が解決しようとする課題〉
ところで、このような構成において、Ａ／Ｄ変換器１で
サンプルクロックＳＣＫによりサンプリングされたアナ
ログ入力化りＡか−Ｙジタル信チＤに変換されて出力さ
れるまでには、１］り１７ツクの時間遅れかある。
サンプルクロックＳＣＫによりサンプリングされたアナ
ログ入力化りＡか−Ｙジタル信チＤに変換されて出力さ
れるまでには、１］り１７ツクの時間遅れかある。
従って、第３図のように外部り１ＶツクＥ ＣＫをその
まま書込みクロックＷ ＣＫとして用いた場合には、メ
モリ２の先頭アドレスからｎクロ７２分のエリアには本
来の測定データとは無関係のＡ／■）変換器１の内部残
留データが格納されることから測定開始時点の先頭デー
タをメモリ２の先ｊＪｌ＋アドレスに書込むことができ
なくなる。
まま書込みクロックＷ ＣＫとして用いた場合には、メ
モリ２の先頭アドレスからｎクロ７２分のエリアには本
来の測定データとは無関係のＡ／■）変換器１の内部残
留データが格納されることから測定開始時点の先頭デー
タをメモリ２の先ｊＪｌ＋アドレスに書込むことができ
なくなる。
また、測定期間中における外部クロックＥ ＣＫの数が
メモリ２の格納可能データ数よりも少ない場合には最後
にサンプリングされたデータからロタロック前以降のデ
ータをメモリ２に格納できなくなる。
メモリ２の格納可能データ数よりも少ない場合には最後
にサンプリングされたデータからロタロック前以降のデ
ータをメモリ２に格納できなくなる。
すなわち、第３図の構成では、測定期間中のすべてのデ
ータをメモリの先頭アドレスから順次格納することはで
きない。
ータをメモリの先頭アドレスから順次格納することはで
きない。
本発明は、このような点に着目したものてあり、その１
］的は、測定期間中のすべてのデータをメモリの先頭ア
ドレスから順次格納できるデータ記憶装置を提供するこ
とにある。
］的は、測定期間中のすべてのデータをメモリの先頭ア
ドレスから順次格納できるデータ記憶装置を提供するこ
とにある。
く課題を解決するだめの手段〉
本発明のデータ記憶装置は、
アナログ入力信号をザングルク１コックに従って一リー
ンプリングし、測定開始からｎクロック経過後にデジタ
ル信じ’ｋ ：Ｊ、’ｌ力するＡ／］）変換器と、この
Ａ／Ｄ変換器から出力されるデジタル信号を格納するメ
モリと、 測定開始からｎクロック経過後にサンプルクロックを書
込みクロックとしてメモリのアドレスカウンタに入力し
、測定期間におけるサンプルクロック数かメモリの格納
可能データ数よりも少ない場合にはサンプルクロックと
して別途ｎクロックを付加するクロック制御手段、 を設ζ゛）たことを特徴とする。
ンプリングし、測定開始からｎクロック経過後にデジタ
ル信じ’ｋ ：Ｊ、’ｌ力するＡ／］）変換器と、この
Ａ／Ｄ変換器から出力されるデジタル信号を格納するメ
モリと、 測定開始からｎクロック経過後にサンプルクロックを書
込みクロックとしてメモリのアドレスカウンタに入力し
、測定期間におけるサンプルクロック数かメモリの格納
可能データ数よりも少ない場合にはサンプルクロックと
して別途ｎクロックを付加するクロック制御手段、 を設ζ゛）たことを特徴とする。
く作用〉
本発明における測定開始時点の書込みクロックは、サン
プルクロックに対してロクロツタ遅延した関係でメモリ
に加えられることから、メモリの先順アドレスには測定
開始時点ての先頭データが格納されることになる。
プルクロックに対してロクロツタ遅延した関係でメモリ
に加えられることから、メモリの先順アドレスには測定
開始時点ての先頭データが格納されることになる。
また、測定期間中におけるサンプルクロックの数がメモ
リの格納可能データ数よりも少ない場合には別途ｎ個の
クロックがイｔＩ加されるので、測定期間中に最後にサ
ンプリングされたデータまでを確実にメモリに格納でき
る。
リの格納可能データ数よりも少ない場合には別途ｎ個の
クロックがイｔＩ加されるので、測定期間中に最後にサ
ンプリングされたデータまでを確実にメモリに格納でき
る。
〈実施例〉
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す構成説明図であり、第
３図と同一部分には同一符号を付けている。図において
、５はタロツク制御回路であり、バス３を介して演算制
御部４と接続されている。
３図と同一部分には同一符号を付けている。図において
、５はタロツク制御回路であり、バス３を介して演算制
御部４と接続されている。
このクロック制御回路５には外部クロックＥ ＣＩぐが
入力されるとともにクロック発生回路６から内部クロッ
クＩｃＫが入力されていて、Ａ／Ｄ変換器１にサンプル
クロックＳＣＫか出力されるとともにメモリ２に書込み
クロックＷＣＫか出力されている。
入力されるとともにクロック発生回路６から内部クロッ
クＩｃＫが入力されていて、Ａ／Ｄ変換器１にサンプル
クロックＳＣＫか出力されるとともにメモリ２に書込み
クロックＷＣＫか出力されている。
このように構成された装置の動作を第２図のタイミング
チャートを用いて説明する。なお、以下の説明ては、Ａ
、／’ ］）変換器１でサンプリングされたアナログ
入力信号Ａかデジタル信号１）に変換されて出力される
までに２り１７ツクの時間遅れかあるものとする。
チャートを用いて説明する。なお、以下の説明ては、Ａ
、／’ ］）変換器１でサンプリングされたアナログ
入力信号Ａかデジタル信号１）に変換されて出力される
までに２り１７ツクの時間遅れかあるものとする。
図において、（ａ、 ）は演算制御部４から出力される
測定開始信号Ｓ ＴＡ Ｒｌ’でめり、メモリ２がこの
測定開始信号Ｓ ′ＶＡ Ｒ′Ｖの立ち下がりを検出す
ることにより測定動作を開始する。なお、メモリ２のア
ドレスカウンタには、演算制御部４によつＪｌｌ定開始
信号ｓ ＴＡ ｒ＜ ’ｒの出力に先行して先頭アドレ
スが設定されている。（ｂ）は演算制御部１から出力さ
、ｈ−るルリ定終了信号Ｓ ’ＶＯＰであり、タロツク
制御回路５はこの測定終了信号ＳＴＯＰの立ち下が９を
検出することにより（ｄ）に示すザンプルク１７ツクＳ
Ｃ，Ｔ＜および（ｆ）に示す書込みクロックＩへＴ
Ｃ，］（の送出” ｊｊｉ制御する。（Ｃ）はアナログ
入力信号Ａであり、＜ｅ＞はＡ ／ Ｄ変換器１から変
換出力されるデジタル信号１）を示している。＜ｇ）は
メモリ２の書込みアドレスの変化の状態を示し、（ｈ）
はメモリ２に書込まれろう一タの状態を示している。
測定開始信号Ｓ ＴＡ Ｒｌ’でめり、メモリ２がこの
測定開始信号Ｓ ′ＶＡ Ｒ′Ｖの立ち下がりを検出す
ることにより測定動作を開始する。なお、メモリ２のア
ドレスカウンタには、演算制御部４によつＪｌｌ定開始
信号ｓ ＴＡ ｒ＜ ’ｒの出力に先行して先頭アドレ
スが設定されている。（ｂ）は演算制御部１から出力さ
、ｈ−るルリ定終了信号Ｓ ’ＶＯＰであり、タロツク
制御回路５はこの測定終了信号ＳＴＯＰの立ち下が９を
検出することにより（ｄ）に示すザンプルク１７ツクＳ
Ｃ，Ｔ＜および（ｆ）に示す書込みクロックＩへＴ
Ｃ，］（の送出” ｊｊｉ制御する。（Ｃ）はアナログ
入力信号Ａであり、＜ｅ＞はＡ ／ Ｄ変換器１から変
換出力されるデジタル信号１）を示している。＜ｇ）は
メモリ２の書込みアドレスの変化の状態を示し、（ｈ）
はメモリ２に書込まれろう一タの状態を示している。
例えば１回の測定期間中には、格納ｉ＋ｌ能う゛ タ数
よりも少ない６個の外部クロックＥＣＫ（０〜。
よりも少ない６個の外部クロックＥＣＫ（０〜。
５）か加えられるものとする。ここで、メモリ２の先頭
アドレスを（０）とすると、メモリ２の各アドレス（０
〜５）にはデータ（０〜５）をそれぞれ格納しなければ
ならない。
アドレスを（０）とすると、メモリ２の各アドレス（０
〜５）にはデータ（０〜５）をそれぞれ格納しなければ
ならない。
しかし、測定開始から２クロック分のデジタル信号りは
Ａ／Ｄ変換器１の内部に残っていたブタであり、これら
のデータはメモリ２に書込まれてはならない。そこで、
クロック制御回路５はサンプルクロックＳＣＫの３＄１
１（２）のり１７・ツクからメモリ２へのデータ書込み
が始まるように１２番目（０，１）のザンブルクロック
Ｓ （、： Ｋか書込みクロックＷＣＫとしてメモリ２
に人力されるのを禁止する。これにより、メモリ２σ）
先ｊｉｆｉアドレス（０）には先頭データ（０）が書込
まλ−Ｚることになり、以下サンプルクロックＳ ＣＫ
および書込みクロックＷ ＣＫが入力されることにより
メモリ２の後続アドレスに後続データか順次格納される
ことになる。
Ａ／Ｄ変換器１の内部に残っていたブタであり、これら
のデータはメモリ２に書込まれてはならない。そこで、
クロック制御回路５はサンプルクロックＳＣＫの３＄１
１（２）のり１７・ツクからメモリ２へのデータ書込み
が始まるように１２番目（０，１）のザンブルクロック
Ｓ （、： Ｋか書込みクロックＷＣＫとしてメモリ２
に人力されるのを禁止する。これにより、メモリ２σ）
先ｊｉｆｉアドレス（０）には先頭データ（０）が書込
まλ−Ｚることになり、以下サンプルクロックＳ ＣＫ
および書込みクロックＷ ＣＫが入力されることにより
メモリ２の後続アドレスに後続データか順次格納される
ことになる。
ところか、前述のように本実施例では外部クロック）＝
： ＣＫは６番目（５）で止まってしまつ。このように
外部クロックＥ ＣＫが止まった状態ではＡ 、／ Ｄ
変換器１の内部には５，６番ＩＩ（ｉ５）のデジタル１
１月）が残っていてこれらのデータはメモリ２に書込ま
れないことになる。そこで、り１７ツク制御回路５は測
定終了信号５ＴＯＰがメモリ２に格納されているデータ
かメモリ２の格納可能データに濯なない状態て出力され
たことを検出することにより、クロック発生回路６から
出力される内部クロックＩＣＫをサンプルクロック５Ｃ
１（としてＡ ／ Ｉ）変換器１に入力するとともに書
込みクロックＷＣＫとしてメモリ２に入力するように１
ノリ換え制御する。このように内部クロック■ＣＫに切
り換えることにより、Ａ ／ Ｉ）変換器１の内部に残
っていな５，６番目（４，５）のデジタル信号りはＡ／
Ｄ変換器１から送り出されるが、内部クロックＩＣＫが
継続する間は７番［１（Ｇ ＞以降のデータも送り出さ
れる。本実施例の場合、６番目（５）のデジタル信号り
までをメモリ２に格納すればよいので、クロック制御回
路５はり１７ツク発生回路６から出力される内部クロッ
クＩＣＫを書込みクロックＷＣＫとして２個メモリ２に
入力した時点でメモリ２への書込みクロックＷＣＫの送
出を終了する。書込みクロックＷＣＫの送出か終了する
ことによって書込みアドレスカウンタも止まるので、最
終データ（５）が格納されたアドレスを知ることかでき
る。本実施例では、と込みアドレスカウンタのカウント
値は、最終ブタを格納したアドレスからさらに１カウン
トアツプした状態で止まっているので、止まっているア
ドレスから１を引くことにより最終データか格納されて
いるアドレスを求めることがてきる。
： ＣＫは６番目（５）で止まってしまつ。このように
外部クロックＥ ＣＫが止まった状態ではＡ 、／ Ｄ
変換器１の内部には５，６番ＩＩ（ｉ５）のデジタル１
１月）が残っていてこれらのデータはメモリ２に書込ま
れないことになる。そこで、り１７ツク制御回路５は測
定終了信号５ＴＯＰがメモリ２に格納されているデータ
かメモリ２の格納可能データに濯なない状態て出力され
たことを検出することにより、クロック発生回路６から
出力される内部クロックＩＣＫをサンプルクロック５Ｃ
１（としてＡ ／ Ｉ）変換器１に入力するとともに書
込みクロックＷＣＫとしてメモリ２に入力するように１
ノリ換え制御する。このように内部クロック■ＣＫに切
り換えることにより、Ａ ／ Ｉ）変換器１の内部に残
っていな５，６番目（４，５）のデジタル信号りはＡ／
Ｄ変換器１から送り出されるが、内部クロックＩＣＫが
継続する間は７番［１（Ｇ ＞以降のデータも送り出さ
れる。本実施例の場合、６番目（５）のデジタル信号り
までをメモリ２に格納すればよいので、クロック制御回
路５はり１７ツク発生回路６から出力される内部クロッ
クＩＣＫを書込みクロックＷＣＫとして２個メモリ２に
入力した時点でメモリ２への書込みクロックＷＣＫの送
出を終了する。書込みクロックＷＣＫの送出か終了する
ことによって書込みアドレスカウンタも止まるので、最
終データ（５）が格納されたアドレスを知ることかでき
る。本実施例では、と込みアドレスカウンタのカウント
値は、最終ブタを格納したアドレスからさらに１カウン
トアツプした状態で止まっているので、止まっているア
ドレスから１を引くことにより最終データか格納されて
いるアドレスを求めることがてきる。
このようにクロックを制御することにより、メモリ２に
は測定開始の最初の測定データからλ（１１定終了の最
終の測定データまでをすべてメモリ２に格納することが
できる。このようなデータ記憶装置は、例えばバースト
信号を外部クロックでサンプリング測定する場合などに
有効である。
は測定開始の最初の測定データからλ（１１定終了の最
終の測定データまでをすべてメモリ２に格納することが
できる。このようなデータ記憶装置は、例えばバースト
信号を外部クロックでサンプリング測定する場合などに
有効である。
なお、上記実施例ては、外部クロックＥＣＫの数がメモ
リ２の格納可能データよりも少ない不連続なりロックと
して設定されている例を説明した力釈連続的にタロツク
か入力されている状態でメモリ２に格納されているデー
タの数かメモリ２の格納可能データよりも少ない任意の
時点で演算制御部４から測定終了信号Ｓ Ｔ ＯＩ）が
加えられた場合にも、測定開始から測定終了直前までの
すへての測定データをメモリ２に先頭アドレスから順次
格納することがてきる。
リ２の格納可能データよりも少ない不連続なりロックと
して設定されている例を説明した力釈連続的にタロツク
か入力されている状態でメモリ２に格納されているデー
タの数かメモリ２の格納可能データよりも少ない任意の
時点で演算制御部４から測定終了信号Ｓ Ｔ ＯＩ）が
加えられた場合にも、測定開始から測定終了直前までの
すへての測定データをメモリ２に先頭アドレスから順次
格納することがてきる。
〈発明の効果〉
以上説明したように、本発明によれば、測定期間中のす
べてのデータごメモリの先頭アドレスから順次格納でき
るデータ記憶装置が実現でき、実用」二の効果は大きい
。
べてのデータごメモリの先頭アドレスから順次格納でき
るデータ記憶装置が実現でき、実用」二の効果は大きい
。
第１図は本発明の一実施例を示ず構成説明図、第２図は
第１図の動作を説明するタイミングチャド、第３図は従
来の装置の一例を示ず構成説明図である。 １・・・Ａ／Ｄ変換器、２・・・メモリ、４・・・演算
制御部（ＣＰＵ）、５・・・クロック制御回路、６・・
・クロ■
第１図の動作を説明するタイミングチャド、第３図は従
来の装置の一例を示ず構成説明図である。 １・・・Ａ／Ｄ変換器、２・・・メモリ、４・・・演算
制御部（ＣＰＵ）、５・・・クロック制御回路、６・・
・クロ■
Claims (1)
- 【特許請求の範囲】 アナログ入力信号をサンプルクロックに従ってサンプリ
ングし、測定開始からｎクロック経過後にデジタル信号
を出力するＡ／Ｄ変換器と、このＡ／Ｄ変換器から出力
されるデジタル信号を格納するメモリと、 測定開始からｎクロック経過後にサンプルクロックを書
込みクロックとしてメモリのアドレスカウンタに入力し
、測定期間におけるサンプルクロック数がメモリの格納
可能データ数よりも少ない場合にはサンプルクロックと
して別途ｎクロックを付加するクロック制御手段、 を設けたことを特徴とするデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30167488A JPH02146615A (ja) | 1988-11-29 | 1988-11-29 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30167488A JPH02146615A (ja) | 1988-11-29 | 1988-11-29 | データ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146615A true JPH02146615A (ja) | 1990-06-05 |
| JPH0555892B2 JPH0555892B2 (ja) | 1993-08-18 |
Family
ID=17899765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30167488A Granted JPH02146615A (ja) | 1988-11-29 | 1988-11-29 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146615A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928734U (ja) * | 1982-08-18 | 1984-02-22 | 三菱電機株式会社 | 信号入力装置 |
-
1988
- 1988-11-29 JP JP30167488A patent/JPH02146615A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928734U (ja) * | 1982-08-18 | 1984-02-22 | 三菱電機株式会社 | 信号入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555892B2 (ja) | 1993-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |