JPH02148148A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH02148148A JPH02148148A JP63301830A JP30183088A JPH02148148A JP H02148148 A JPH02148148 A JP H02148148A JP 63301830 A JP63301830 A JP 63301830A JP 30183088 A JP30183088 A JP 30183088A JP H02148148 A JPH02148148 A JP H02148148A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- address
- memory circuit
- wait
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置等の制御装置で使用されるプロセ
ッサのメモリ回路に関し、特にアクセス速度を改善した
メモリ回路に関する。
ッサのメモリ回路に関し、特にアクセス速度を改善した
メモリ回路に関する。
一般に、アクセス時間を実効的に小さくする方法として
メモリインタリーブがある。これは、通常のプログラム
が逐次的に番地を参照することが多いことを利用したも
のであり、メモリを複数個設け、それぞれのメモリに順
番に番地を割り当てて、プロセッサは１語呼び出す毎に
そのメモリのメモリサイクル完了を待たずに別のメモリ
の呼び出しを始めるものである。
メモリインタリーブがある。これは、通常のプログラム
が逐次的に番地を参照することが多いことを利用したも
のであり、メモリを複数個設け、それぞれのメモリに順
番に番地を割り当てて、プロセッサは１語呼び出す毎に
そのメモリのメモリサイクル完了を待たずに別のメモリ
の呼び出しを始めるものである。
近年、マイクロプロセッサの高速化に伴い、その性能を
充分に発揮させるためには、プログラムを蓄えているメ
モリ自身を高速化することがますます重要である。
充分に発揮させるためには、プログラムを蓄えているメ
モリ自身を高速化することがますます重要である。
従来、プログラムを蓄えるメインメモリには大容量のＤ
ＲＡ Ｍ （ＤＹＮＡＭＩＣＲＡＭ）が使用されてい
る。
ＲＡ Ｍ （ＤＹＮＡＭＩＣＲＡＭ）が使用されてい
る。
しかしながら、マイクロプロセッサのスピードよりもメ
モリスピードの方が遅い場合、上記メモリインタリープ
を行ったとしてもマイクロプロセッサをメモリサイクル
の途中で待たせることになる。
モリスピードの方が遅い場合、上記メモリインタリープ
を行ったとしてもマイクロプロセッサをメモリサイクル
の途中で待たせることになる。
これをウェイトサイクルという。このウェイトサイクル
によって、マイクロプロセッサの性能は低下するのが普
通である。従って、マイクロプロセッサの性能を最大限
に引き出すには、現在のＤＲＡＭよりも速度の早い高速
メモリを使用することが必要である。
によって、マイクロプロセッサの性能は低下するのが普
通である。従って、マイクロプロセッサの性能を最大限
に引き出すには、現在のＤＲＡＭよりも速度の早い高速
メモリを使用することが必要である。
マイクロプロセッサには、この性能低下を緩和するため
に命令フェッチ回路と命令実行回路とを分離し、その間
に命令キューをおいているものがある。命令キューは命
令フェッチ回路がメモリから先読みした命令コードを一
時的に蓄えるおくＦＩ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ ０ｕｔ） レジスタのことである。
に命令フェッチ回路と命令実行回路とを分離し、その間
に命令キューをおいているものがある。命令キューは命
令フェッチ回路がメモリから先読みした命令コードを一
時的に蓄えるおくＦＩ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ ０ｕｔ） レジスタのことである。
このようなマイクロプロセッサにおいては、メモリアク
セス時にウェイトサイクルが存在してもある程度は性能
低下なしに動作し得る。それは、命令フェッチのレート
よりもその命令の実行に時間がかかる場合が往々にして
あり、その時はマイクロプロセッサのバスに余裕ができ
るので、少々のウェイトサイクルは吸収されてしまうか
らである。しかし、この場合でもメモリのウェイトサイ
クルがあまりにも多いとマイクロプロセッサの性能にも
影響がでるのは明らかである。
セス時にウェイトサイクルが存在してもある程度は性能
低下なしに動作し得る。それは、命令フェッチのレート
よりもその命令の実行に時間がかかる場合が往々にして
あり、その時はマイクロプロセッサのバスに余裕ができ
るので、少々のウェイトサイクルは吸収されてしまうか
らである。しかし、この場合でもメモリのウェイトサイ
クルがあまりにも多いとマイクロプロセッサの性能にも
影響がでるのは明らかである。
一般的に高速メモリはその記憶容量が小さく、逆に記憶
容量の大きいメモリは速度が低速であるという傾向を持
つ。従って、数値制御装置のように大容量のメモリを有
するリアルタイム制御の必要なマイクロプロセッサシス
テムに関しては、マイクロプロセッサ自身の持つ処理能
力が大容量のメモリによって制限され、マイクロプロセ
ッサの処理能力を充分に発揮させることが困難な場合が
多い。
容量の大きいメモリは速度が低速であるという傾向を持
つ。従って、数値制御装置のように大容量のメモリを有
するリアルタイム制御の必要なマイクロプロセッサシス
テムに関しては、マイクロプロセッサ自身の持つ処理能
力が大容量のメモリによって制限され、マイクロプロセ
ッサの処理能力を充分に発揮させることが困難な場合が
多い。
具体的に現在の技術段階で使用可能なメモリとしては、
ＤＲＡＭとＳ ＲＡ Ｍ （ＳＴＡＴＩＣＲＡＭ）とが
ある。ＤＲＡＭは１チツプ当たりの容量が大きくコスト
的にも安価であるが、速度は遅い。故に、メモリをＤＲ
ＡＭで構成した場合、速度が遅いため上述したようなウ
ェイトサイクルが頻繁に生じ、マイクロプロセッサの処
理能力を大幅に低下させてしまうという欠点がある。
ＤＲＡＭとＳ ＲＡ Ｍ （ＳＴＡＴＩＣＲＡＭ）とが
ある。ＤＲＡＭは１チツプ当たりの容量が大きくコスト
的にも安価であるが、速度は遅い。故に、メモリをＤＲ
ＡＭで構成した場合、速度が遅いため上述したようなウ
ェイトサイクルが頻繁に生じ、マイクロプロセッサの処
理能力を大幅に低下させてしまうという欠点がある。
一方、ＳＲＡＭはＤＲＡＭよりも速度は早いが１チップ
当たりの容量が小さく、ビット当たりのコストが高いと
いう欠点を有している。故に、メモリをＳＲＡＭで構成
した場合、速度の面では問題は生じない。しかしながら
、１チツプ当たりの容量が小さいので大容量のメモリを
構成するのに非常に多くのチップが必要となり、コスト
的にも高価なものになりすぎるという欠点がある。
当たりの容量が小さく、ビット当たりのコストが高いと
いう欠点を有している。故に、メモリをＳＲＡＭで構成
した場合、速度の面では問題は生じない。しかしながら
、１チツプ当たりの容量が小さいので大容量のメモリを
構成するのに非常に多くのチップが必要となり、コスト
的にも高価なものになりすぎるという欠点がある。
そこで、コストをおさえながらも性能を追求する方法と
して、例えば、メモリをＤＲＡＭとＳＲＡＭの２種類で
構成し、頻繁に実行されるプログラムは高速のＳＲＡＭ
に格納し、それ以外のプログラムはＤＲＡＭに格納する
ことが考えられる。
して、例えば、メモリをＤＲＡＭとＳＲＡＭの２種類で
構成し、頻繁に実行されるプログラムは高速のＳＲＡＭ
に格納し、それ以外のプログラムはＤＲＡＭに格納する
ことが考えられる。
しかしながら、この方法は、プログラムを明確にきりわ
けることができる場合には有効であるが、そうでない場
合にはあまり効果がない。
けることができる場合には有効であるが、そうでない場
合にはあまり効果がない。
本発明の目的はコスト的に安価で、かつ、ウェイトサイ
クルの小さいメモリ回路を提供することにある。
クルの小さいメモリ回路を提供することにある。
本発明では上記課題を解決するために、マイクロプロセ
ッサによってアクセスされるメモリ回路において、 アクセス速度の異なる複数種類のメモリをアドレス空間
上に配置し、前記メモリを所定の順序でアクセスするこ
とを特徴とするメモリ回路が、提供される。
ッサによってアクセスされるメモリ回路において、 アクセス速度の異なる複数種類のメモリをアドレス空間
上に配置し、前記メモリを所定の順序でアクセスするこ
とを特徴とするメモリ回路が、提供される。
第２図にウェイトサイクル数とマイクロプロセッサの性
能との関係の一例を示す。
能との関係の一例を示す。
マイクロプロセッサの性能はウェイトサイクル無しく０
）の場合を１として、その比率で表す。
）の場合を１として、その比率で表す。
通常、ウェイトサイクル数は０，１．２・・・のように
デジタル的な値で表されるが、本図ではマイクロプロセ
ッサに内蔵された命令キューによって、メモリアクセス
時にウェイトサイクルが存在しても、ある程度は性能低
下なしに動作するということを考慮して、その性能を図
示している。
デジタル的な値で表されるが、本図ではマイクロプロセ
ッサに内蔵された命令キューによって、メモリアクセス
時にウェイトサイクルが存在しても、ある程度は性能低
下なしに動作するということを考慮して、その性能を図
示している。
メモリのウェイトサイクル数が増加しても、命令キュー
の効果によりしばらくの間はマイクロプロセッサの性能
は低下しない、ところが、あるリミットを越えると、ウ
ェイトサイクルの増加が直接的にマイクロプロセッサの
性能低下となってあられれる。この性能低下が顕著に現
れはじめる限度（リミット）は、第２図の特性図例にお
いてはウェイトサイクル数約０．８の近傍である。
の効果によりしばらくの間はマイクロプロセッサの性能
は低下しない、ところが、あるリミットを越えると、ウ
ェイトサイクルの増加が直接的にマイクロプロセッサの
性能低下となってあられれる。この性能低下が顕著に現
れはじめる限度（リミット）は、第２図の特性図例にお
いてはウェイトサイクル数約０．８の近傍である。
従って、本発明のように、アクセス速度の異なる複数種
のメモリをアドレス空間上所定の順序で配置しアクセス
することによって、平均的に中間のアクセス速度のメモ
リ回路を構成することが可能になる。即ち、ウェイトサ
イクル数１のメモリとウェイトサイクル数Ｏのメモリと
を交互にアクセスすると、実効的にウェイトサイクル数
０．５のメモリが構成されることになり、コスト的に安
価で、かつ、ウェイトサイクルの小さいメモリ回路を実
現することが可能になる。
のメモリをアドレス空間上所定の順序で配置しアクセス
することによって、平均的に中間のアクセス速度のメモ
リ回路を構成することが可能になる。即ち、ウェイトサ
イクル数１のメモリとウェイトサイクル数Ｏのメモリと
を交互にアクセスすると、実効的にウェイトサイクル数
０．５のメモリが構成されることになり、コスト的に安
価で、かつ、ウェイトサイクルの小さいメモリ回路を実
現することが可能になる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明のメモリ回路のブロック図を示す、１は
３２ビツト構成のマイクロプロセッサ（ＭＰＵ）であり
、先に述べたように約１６バイト構成の命令キューを内
蔵している。
３２ビツト構成のマイクロプロセッサ（ＭＰＵ）であり
、先に述べたように約１６バイト構成の命令キューを内
蔵している。
マイクロプロセッサ１から出力されるアドレスビットは
それぞれＳＲＡＭ２、ＤＲＡＭ３及びアドレスデコーダ
４に取り込まれる。このＳＲＡＭ２とＤＲＡＭ３とがア
クセス速度の異なる複数種類のメモリに対応する。ＳＲ
ＡＭ２はウェイトサイクルなしでアクセスできる２５６
Ｋｂｙｔｅのメモリ素子からなり、ＤＲＡＭは１ウエイ
トサイクルを要する２５６Ｋｂｙｔｅのメモリ素子から
なり、両方のメモリ容量が組み合わされて合計５１２Ｋ
ｂｙｔｅのメモリ領域が構成される。
それぞれＳＲＡＭ２、ＤＲＡＭ３及びアドレスデコーダ
４に取り込まれる。このＳＲＡＭ２とＤＲＡＭ３とがア
クセス速度の異なる複数種類のメモリに対応する。ＳＲ
ＡＭ２はウェイトサイクルなしでアクセスできる２５６
Ｋｂｙｔｅのメモリ素子からなり、ＤＲＡＭは１ウエイ
トサイクルを要する２５６Ｋｂｙｔｅのメモリ素子から
なり、両方のメモリ容量が組み合わされて合計５１２Ｋ
ｂｙｔｅのメモリ領域が構成される。
アドレスデコーダ４の入力には上位アドレスビットＡ１
７−３１以外に、下位アドレスビットＡＯが接続される
。ここで、Ａ１７−３１は３２ビツトのなかの第１８番
目から第３２番目までの１５ビツトのことを示し、ＡＯ
は第１番目（最下位）のビットのことを示す。そして、
上位アドレスビットＡ１７−３１はＳＲＡＭ２及びＤＲ
ＡＭ３で構成されるメモリ領域を特定するために用いら
れる。下位アドレスビットＡＯはこれらのメモリ、即ち
ＳＲＡＭ２又はＤＲＡＭ３のいずれかを選択するために
用いられる。
７−３１以外に、下位アドレスビットＡＯが接続される
。ここで、Ａ１７−３１は３２ビツトのなかの第１８番
目から第３２番目までの１５ビツトのことを示し、ＡＯ
は第１番目（最下位）のビットのことを示す。そして、
上位アドレスビットＡ１７−３１はＳＲＡＭ２及びＤＲ
ＡＭ３で構成されるメモリ領域を特定するために用いら
れる。下位アドレスビットＡＯはこれらのメモリ、即ち
ＳＲＡＭ２又はＤＲＡＭ３のいずれかを選択するために
用いられる。
マイクロプロセッサ１が命令をフェッチする際には、そ
の出力されるアドレスの上位アドレスビットＡ１７−３
１及び下位アドレスビットＡＯがアドレスデコーダ４に
与えられ、中間アドレスビットＡｌ−１６がＳＲＡＭ２
及びＤＲＡＭ３のアドレス領域ＡＯ−１５に直接与えら
れる。
の出力されるアドレスの上位アドレスビットＡ１７−３
１及び下位アドレスビットＡＯがアドレスデコーダ４に
与えられ、中間アドレスビットＡｌ−１６がＳＲＡＭ２
及びＤＲＡＭ３のアドレス領域ＡＯ−１５に直接与えら
れる。
アドレスデコーダ４は下位アドレスビットＡＯをデコー
ドしているため、アドレスがインクリメントされる毎に
違う種類のメモリ、ＳＲＡＭ２又はＤＲＡＭ３を順次交
互に選択する。本実施例では下位アドレスビットＡＯが
「０」の時Ｓ ＲＡＭ２を、ｒｌ」の時ＤＲＡＭ３を選
択する。このような構成のことをメモリのインタリーブ
（ＩＮＴＥＲＬＥＡＶＥ）と呼ぶ。
ドしているため、アドレスがインクリメントされる毎に
違う種類のメモリ、ＳＲＡＭ２又はＤＲＡＭ３を順次交
互に選択する。本実施例では下位アドレスビットＡＯが
「０」の時Ｓ ＲＡＭ２を、ｒｌ」の時ＤＲＡＭ３を選
択する。このような構成のことをメモリのインタリーブ
（ＩＮＴＥＲＬＥＡＶＥ）と呼ぶ。
ＳＲＡＭ２及びＤＲＡＭ３は３２ビツト構成のメモリで
あり、マイクロプロセッサ１によってアドレスされた３
２ビツトのデータＤｏ−３１をマイクロプロセッサ１へ
出力する。
あり、マイクロプロセッサ１によってアドレスされた３
２ビツトのデータＤｏ−３１をマイクロプロセッサ１へ
出力する。
アドレスデコーダ４のチップ選択信号はＳＲＡＭ２及び
ＤＲＡＭ３のチップ選択入力端子Ｃ３のいずれかに取り
込まれる。マイクロプロセッサは割り込みや分岐命令を
実行しない限り、アドレスを単純に１つずつインクリメ
ントしながらメモリから命令コードをフェッチする。従
って、ウェイトサイクルＯとウェイトサイクル１のメモ
リサイクルが交互に発生し、平均すると０．５ウエイト
サイクルのメモリと等価になる。
ＤＲＡＭ３のチップ選択入力端子Ｃ３のいずれかに取り
込まれる。マイクロプロセッサは割り込みや分岐命令を
実行しない限り、アドレスを単純に１つずつインクリメ
ントしながらメモリから命令コードをフェッチする。従
って、ウェイトサイクルＯとウェイトサイクル１のメモ
リサイクルが交互に発生し、平均すると０．５ウエイト
サイクルのメモリと等価になる。
第２図に示すようにウェイトサイクル０．５でメモリを
アクセスすることができるので、性能低下の起こるウェ
イトサイクル０．８よりも少なくでき、マイクロプロセ
ッサの性能を保持することが出来るようになる。
アクセスすることができるので、性能低下の起こるウェ
イトサイクル０．８よりも少なくでき、マイクロプロセ
ッサの性能を保持することが出来るようになる。
さらに、本実施例のように最適なウェイト数を作りだす
ことによって、マイクロプロセッサにおける命令のキュ
ーイングによって得られたバスの余裕を有効に利用でき
るようになる。
ことによって、マイクロプロセッサにおける命令のキュ
ーイングによって得られたバスの余裕を有効に利用でき
るようになる。
尚、本実施例では高速メモリとしてＳＲＡＭを速度は落
ちるが安価なメモリとしてＤＲＡＭを用いたが、速度及
び価格のそれぞれ異なるメモリの組み合わせであれば、
マイクロプロセッサの性能とコストとの最適化が図れる
という本発明の効果を発揮することができる。
ちるが安価なメモリとしてＤＲＡＭを用いたが、速度及
び価格のそれぞれ異なるメモリの組み合わせであれば、
マイクロプロセッサの性能とコストとの最適化が図れる
という本発明の効果を発揮することができる。
また、本実施例ではプログラマブルコントローラ（ＰＣ
）のラダー命令のように命令の実行がシーケンシャルな
マイクロプロセッサシステムに最適である。
）のラダー命令のように命令の実行がシーケンシャルな
マイクロプロセッサシステムに最適である。
以上説明したように本発明では、マイクロプロセッサに
おける命令のキューイングによって得られるバスの余裕
を有効に利用できるような最適なウェイト数を安価に作
りだせるので、コストパフォーマンスの良いプロセッサ
システムが構築できるという効果がある。
おける命令のキューイングによって得られるバスの余裕
を有効に利用できるような最適なウェイト数を安価に作
りだせるので、コストパフォーマンスの良いプロセッサ
システムが構築できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例であるメモリ回路のブロック
図、 第２図はウェイトサイクル数とマイクロプロセッサの性
能との関係から命令キューの効果を示す図である。 １ ・−マイクロプロセッサ ２−・・−・−一−−−−・・−３ＲＡＭ３・−・−・
−・・・−・−・ＤＲＡＭ４−・−・−・−アドレスデ
コーダ 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第ｊ図
図、 第２図はウェイトサイクル数とマイクロプロセッサの性
能との関係から命令キューの効果を示す図である。 １ ・−マイクロプロセッサ ２−・・−・−一−−−−・・−３ＲＡＭ３・−・−・
−・・・−・−・ＤＲＡＭ４−・−・−・−アドレスデ
コーダ 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第ｊ図
Claims (4)
- （１）マイクロプロセッサによってアクセスされるメモ
リ回路において、 アクセス速度の異なる複数種類のメモリをアドレス空間
上に配置し、前記メモリを所定の順序でアクセスするこ
とを特徴とするメモリ回路。 - （２）前記メモリを２種類設け、それらを交互にアクセ
スすることを特徴とする特許請求の範囲第１項記載のメ
モリ回路 - （３）前記メモリはＳＲＡＭとＤＲＡＭで構成されるこ
とを特徴とする特許請求の範囲第２項記載のメモリ回路
。 - （４）前記メモリのアドレス空間を特定するために上位
アドレスビット信号及び前記メモリのいずれかを選択す
るために下位アドレスビット信号をそれぞれ前記マイク
ロプロセッサから取り込むアドレスデコーダによって、
前記メモリは所定の順序でアクセスされることを特徴と
する特許請求の範囲第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301830A JPH02148148A (ja) | 1988-11-29 | 1988-11-29 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301830A JPH02148148A (ja) | 1988-11-29 | 1988-11-29 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148148A true JPH02148148A (ja) | 1990-06-07 |
Family
ID=17901673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301830A Pending JPH02148148A (ja) | 1988-11-29 | 1988-11-29 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| JP2009524145A (ja) * | 2006-01-18 | 2009-06-25 | トレック・２０００・インターナショナル・リミテッド | 複数のフラッシュメモリを内蔵したポータブルデータストレージデバイス |
-
1988
- 1988-11-29 JP JP63301830A patent/JPH02148148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| JP2009524145A (ja) * | 2006-01-18 | 2009-06-25 | トレック・２０００・インターナショナル・リミテッド | 複数のフラッシュメモリを内蔵したポータブルデータストレージデバイス |
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