JPH02148721A - レジストパターン形成方法 - Google Patents
レジストパターン形成方法Info
- Publication number
- JPH02148721A JPH02148721A JP63302527A JP30252788A JPH02148721A JP H02148721 A JPH02148721 A JP H02148721A JP 63302527 A JP63302527 A JP 63302527A JP 30252788 A JP30252788 A JP 30252788A JP H02148721 A JPH02148721 A JP H02148721A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- plating
- pattern
- forming
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法におけるレジストパ
ターン形成方法に関するものである。
ターン形成方法に関するものである。
第４図は従来のレジストパターン形成方法により形成さ
れたレジストパターンを示す断面図であり、図において
、１はＧａＡｓ等の半導体基板、２は半導体基板ｌの上
面にネガレジストを塗布し、パターン露光・現像を行う
ことにより形成された下層レジスト層、３は半導体基板
１及びネガレジスト層２の上面にスパッタリング法など
を用いて形成されたメッキ電極用金属膜、４はメッキ電
極３の上面にネガレジストを塗布し、パターン露光・現
像を行うことにより形成された上層レジスト層、５はメ
ッキ電極３の上面に電解メッキなどの方法により形成さ
れたメッキパターンを示す。
れたレジストパターンを示す断面図であり、図において
、１はＧａＡｓ等の半導体基板、２は半導体基板ｌの上
面にネガレジストを塗布し、パターン露光・現像を行う
ことにより形成された下層レジスト層、３は半導体基板
１及びネガレジスト層２の上面にスパッタリング法など
を用いて形成されたメッキ電極用金属膜、４はメッキ電
極３の上面にネガレジストを塗布し、パターン露光・現
像を行うことにより形成された上層レジスト層、５はメ
ッキ電極３の上面に電解メッキなどの方法により形成さ
れたメッキパターンを示す。
次に第４図のレジストパターンの形成方法について説明
する。まず、ＧａＡｓからなる半導体基板１の上に下層
ネガレジスト２を塗布し、下層ネガレジスト２を露光・
現像することによって所望のパターンを形成する０次に
、下層ネガレジスト層２及び半導体基板１の上面に、例
えばスパッタリング法などにより約５０００人程度の厚
さのメッキ電極用金属膜３を、例えばＴｉＡｕなどを使
用して形成する。そしてメッキ電極用金属膜３の上面に
上層ネガレジスト４を塗布し、上層ネガレジスト４を露
光・現像することによって所望のパターンを形成する。
する。まず、ＧａＡｓからなる半導体基板１の上に下層
ネガレジスト２を塗布し、下層ネガレジスト２を露光・
現像することによって所望のパターンを形成する０次に
、下層ネガレジスト層２及び半導体基板１の上面に、例
えばスパッタリング法などにより約５０００人程度の厚
さのメッキ電極用金属膜３を、例えばＴｉＡｕなどを使
用して形成する。そしてメッキ電極用金属膜３の上面に
上層ネガレジスト４を塗布し、上層ネガレジスト４を露
光・現像することによって所望のパターンを形成する。
また、さらに上述のように形成されたレジストパターン
上にメッキパターン５を形成するには、第５図に示すよ
うに、メッキ電極用金属膜３を電極とする電解メッキな
どの方法を用いて所定のパターン幅になるように形成す
る。
上にメッキパターン５を形成するには、第５図に示すよ
うに、メッキ電極用金属膜３を電極とする電解メッキな
どの方法を用いて所定のパターン幅になるように形成す
る。
ところで、上述し、たような方法によりレジストパター
ンを形成した場合、第４図に示すようにマスク合せ余裕
を取るために、下層ネガレジスト２を上層ネガレジスト
４が覆いきれずにレジストプロファイルに段差が生じる
。そのために、このレジストパターン上にメッキパター
ンを形成すると、第５図に示すようにメッキ金属５が上
層ネガレジスト４よりはみ出してしまうという問題点が
あった。
ンを形成した場合、第４図に示すようにマスク合せ余裕
を取るために、下層ネガレジスト２を上層ネガレジスト
４が覆いきれずにレジストプロファイルに段差が生じる
。そのために、このレジストパターン上にメッキパター
ンを形成すると、第５図に示すようにメッキ金属５が上
層ネガレジスト４よりはみ出してしまうという問題点が
あった。
またメッキ金属５のはみ出しを抑えるために、マスク合
せ余裕を内側に取るように第６図に示すようなレジスト
パターンを形成した場合、上層ネガレジスト４の露光条
件は、メッキ電極用金属膜３上の厚さを基準として設定
するため、上層ネガレジスト４の下層ネガレジスト２に
対するはみ出し部分６は、露光が不完全となり、メッキ
パターンの幅りが保証されないという問題点があった。
せ余裕を内側に取るように第６図に示すようなレジスト
パターンを形成した場合、上層ネガレジスト４の露光条
件は、メッキ電極用金属膜３上の厚さを基準として設定
するため、上層ネガレジスト４の下層ネガレジスト２に
対するはみ出し部分６は、露光が不完全となり、メッキ
パターンの幅りが保証されないという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたものであり、メッキ金属の上層レジストからのはみ
出しを抑制し、かつメッキパターン幅りを保証できるレ
ジストパターン形成方法を得ることを目的とする。
れたものであり、メッキ金属の上層レジストからのはみ
出しを抑制し、かつメッキパターン幅りを保証できるレ
ジストパターン形成方法を得ることを目的とする。
この発明に係るレジストパターン形成方法は、半導体基
板の表面上に所望のパターンに第１のレジストを形成し
、第１のレジストと基板上を覆うようにメッキ電極金属
膜を形成し、第１のレジスト上にメッキ電極金属膜を介
して第１のレジスト層との断面のレジストプロファイル
が「＜」の字型となるように第２のレジストを形成する
ようにしたものである。
板の表面上に所望のパターンに第１のレジストを形成し
、第１のレジストと基板上を覆うようにメッキ電極金属
膜を形成し、第１のレジスト上にメッキ電極金属膜を介
して第１のレジスト層との断面のレジストプロファイル
が「＜」の字型となるように第２のレジストを形成する
ようにしたものである。
この発明においては、上述のように半導体基板上に第１
のレジスト層と第２のレジスト層との断面のレジストプ
ロファイルが「り」の字型となるようにレジストパター
ンを形成するようにしたので、ＧａＡｓＩＣの配線やイ
ンダクタンスの形成に金メッキ工程を用いる際に金メッ
キの突出を抑制することができる。
のレジスト層と第２のレジスト層との断面のレジストプ
ロファイルが「り」の字型となるようにレジストパター
ンを形成するようにしたので、ＧａＡｓＩＣの配線やイ
ンダクタンスの形成に金メッキ工程を用いる際に金メッ
キの突出を抑制することができる。
以下、この発明の一実施例を図面に従って説明する。
第１図は本発明の一実施例によるレジストパターン形成
方法により形成されたレジストパターンを示す断面図、
第２図（ａ）〜（ｆ）は第１図のレジストパターンの形
成方法を示す工程断面図である０両図において、１は半
導体基板、３はメッキ電極用金属膜、７は半導体基板１
上に形成されたポジレジスト層であり、９はメッキ電極
用金属膜３上に形成されたイメージリバース用ポジレジ
スト（以下、ＩＲレジストと略す）、８はＩＲレジスト
９のリバーサルベーク後に２回目の露光、及び現像が行
われたＩＲレジスト、また、Ｌはマクス設計上のメッキ
パターン幅、ｌはマスク合せ余裕を見込んで寸法をＬよ
りも小さくしたＩＲレジスト層９露光用マスクのメッキ
パターン幅を示す。
方法により形成されたレジストパターンを示す断面図、
第２図（ａ）〜（ｆ）は第１図のレジストパターンの形
成方法を示す工程断面図である０両図において、１は半
導体基板、３はメッキ電極用金属膜、７は半導体基板１
上に形成されたポジレジスト層であり、９はメッキ電極
用金属膜３上に形成されたイメージリバース用ポジレジ
スト（以下、ＩＲレジストと略す）、８はＩＲレジスト
９のリバーサルベーク後に２回目の露光、及び現像が行
われたＩＲレジスト、また、Ｌはマクス設計上のメッキ
パターン幅、ｌはマスク合せ余裕を見込んで寸法をＬよ
りも小さくしたＩＲレジスト層９露光用マスクのメッキ
パターン幅を示す。
次にレジストパターン形成方法の一実施例を第２図（ａ
）〜（ｆ）に従って説明する。
）〜（ｆ）に従って説明する。
まず、半導体基板１上に所望の厚さ、例えば約３μｍの
ポジレジスト７を塗布し、所望のパターンに従って露光
する。そしてポジレジスト７を現像して第２図（ａｌに
示すようなレジストプロファイルを形成する。
ポジレジスト７を塗布し、所望のパターンに従って露光
する。そしてポジレジスト７を現像して第２図（ａｌに
示すようなレジストプロファイルを形成する。
次に第２図（ｂ）で示すように、ポジレジスト７及び半
導体基板１の上面へ、メッキ電極用の金属膜３を例えば
Ｔ ｉ Ａ ｕなどを用いてスパッタリング法などによ
り形成する。
導体基板１の上面へ、メッキ電極用の金属膜３を例えば
Ｔ ｉ Ａ ｕなどを用いてスパッタリング法などによ
り形成する。
その後、第２図（ｅ）で示すように、ＩＲレジスト９を
例えば２μｍはど塗布し、第２図（ｄｌに示すようにマ
スク設計上のメッキパターン幅りよりもマスフ合せ余裕
を見込んで寸法を縮めた（例えば４μｍ程縮める）パタ
ーン幅ｌに従ってＩＲレジスト９を露光し、リバーサル
ベークを行った後、第２図（ｅｌに示すように、ＩＲレ
ジスト９及び露光されたＩＲレジスト８全面への露光を
行ったのちにＩＲレジスト９を現像して第２図（ｆ）に
示すよう１なオーバーハングしたレジストプロファイル
ヲ持つレジストパターンを形成する。
例えば２μｍはど塗布し、第２図（ｄｌに示すようにマ
スク設計上のメッキパターン幅りよりもマスフ合せ余裕
を見込んで寸法を縮めた（例えば４μｍ程縮める）パタ
ーン幅ｌに従ってＩＲレジスト９を露光し、リバーサル
ベークを行った後、第２図（ｅｌに示すように、ＩＲレ
ジスト９及び露光されたＩＲレジスト８全面への露光を
行ったのちにＩＲレジスト９を現像して第２図（ｆ）に
示すよう１なオーバーハングしたレジストプロファイル
ヲ持つレジストパターンを形成する。
第３図は、第１図のレジストパターンを用いて形成した
メッキパターンの形成方法を説明するためのもので、第
１図に示した状態からメッキ電極用金属１ｆ１３を電極
として例えばＡｕ等のメッキ金属５を５μｍはど電解メ
ッキで成長させた状態を示す。ここで第１図のレジスト
パターンは、従来例の第４図で示されたレジストパター
ンのようなレジストプロファイルの段差がないため、メ
ッキ金属５が上部方向へ突出することがなく、また、露
光されたＩＲレジスト８がオーバーハング形状をもつた
めに、メッキパターンの横方向への拡がりを防止するこ
とができる。
メッキパターンの形成方法を説明するためのもので、第
１図に示した状態からメッキ電極用金属１ｆ１３を電極
として例えばＡｕ等のメッキ金属５を５μｍはど電解メ
ッキで成長させた状態を示す。ここで第１図のレジスト
パターンは、従来例の第４図で示されたレジストパター
ンのようなレジストプロファイルの段差がないため、メ
ッキ金属５が上部方向へ突出することがなく、また、露
光されたＩＲレジスト８がオーバーハング形状をもつた
めに、メッキパターンの横方向への拡がりを防止するこ
とができる。
なお上記実施例では半導体基板１としてＧａＡｓ基板を
用いたが、ＳｌやＩｎＰなどの他の半導体基板を用いて
も同様の効果がある。
用いたが、ＳｌやＩｎＰなどの他の半導体基板を用いて
も同様の効果がある。
また、上記実施例では下層のレジストとしてはポジレジ
スト７を、上層のレジストとしてはＩＲレジスト８を用
いたが、「＜」の字型のレジストプロファイルを有する
レジストパターンが形成できるものであれば、どのよう
なレジスト、あるいはどのような膜を用いてもよく、こ
れに伴いエツチング、現像等も上記実施例の方法に限定
されることなく、ｒ＜Ｊの字形のレジストプロファイル
に形成されるならばどのようなパターン形成方法を用い
ても同様の効果がある。
スト７を、上層のレジストとしてはＩＲレジスト８を用
いたが、「＜」の字型のレジストプロファイルを有する
レジストパターンが形成できるものであれば、どのよう
なレジスト、あるいはどのような膜を用いてもよく、こ
れに伴いエツチング、現像等も上記実施例の方法に限定
されることなく、ｒ＜Ｊの字形のレジストプロファイル
に形成されるならばどのようなパターン形成方法を用い
ても同様の効果がある。
また、上記実施例ではメッキ電極用金属膜３としてＴｉ
Ａｕを、メッキ金属５としてＡｕを用いたが、これらは
これに限定されることなく、代わりにどのような金属、
材料を用いてもよい。
Ａｕを、メッキ金属５としてＡｕを用いたが、これらは
これに限定されることなく、代わりにどのような金属、
材料を用いてもよい。
また、上記実施例ではメッキ電極用金属膜３をスパッタ
リング法により形成したが、良好な膜が形成できるので
あれば、他の方法を用いてもよい。
リング法により形成したが、良好な膜が形成できるので
あれば、他の方法を用いてもよい。
以上のように、この発明によれば半導体基板上に所望の
パターンに第Ｉのレジスト層を形成し、第１のレジスト
層との断面のレジストプロファイルが「＜」の字型とな
るような第２のレジスト層を基板全面に形成したメッキ
電極用金属膜を介して第１のレジストの上部に形成する
ようにしたので、ＧａＡｓ１Ｃの配線やインダクタンス
の形成の金メッキ工程において、金メッキが突出するの
を防止でき、メッキパターンの上及び横方向への拡がり
を抑制することができ、メッキパターンを微細化できる
効果がある。
パターンに第Ｉのレジスト層を形成し、第１のレジスト
層との断面のレジストプロファイルが「＜」の字型とな
るような第２のレジスト層を基板全面に形成したメッキ
電極用金属膜を介して第１のレジストの上部に形成する
ようにしたので、ＧａＡｓ１Ｃの配線やインダクタンス
の形成の金メッキ工程において、金メッキが突出するの
を防止でき、メッキパターンの上及び横方向への拡がり
を抑制することができ、メッキパターンを微細化できる
効果がある。
第１図は本発明の一実施例によるレジストパターン形成
方法により形成されたレジストパターンを示す図、第２
図（ａ）〜（ｆ）は本発明の一実施例によるレジストパ
ターンの形成方法を示す各工程の断面図、第３図は第１
図のレジストパターンを用いて形成したメッキパターン
を示す図、第４図は従来のレジストパターンを示す図、
第５図は第４図のレジストパターンを用いて形成したメ
ッキパターンを示す図、第６図は他の従来例によるレジ
ストパターンを示す図である。 図において、１は半導体基板、２は下層ネガレジスト、
３はメッキ電極用金属膜、４は上層ネガレジスト、５は
メッキ金属パターン、７はポジレジスト層、９はイメー
ジリバース用ポジレジスト８はパターン露光を行ったイ
メージリバース用ポジレジスト、Ｌはマスク設計上のメ
ッキパターン幅、ｌはマスク合せ余裕を見込んだイメー
ジリバース用ポジレジスト露光用マスクのメッキパター
ン幅である。 なお図中同一符号は同−又は相当部分を示す。
方法により形成されたレジストパターンを示す図、第２
図（ａ）〜（ｆ）は本発明の一実施例によるレジストパ
ターンの形成方法を示す各工程の断面図、第３図は第１
図のレジストパターンを用いて形成したメッキパターン
を示す図、第４図は従来のレジストパターンを示す図、
第５図は第４図のレジストパターンを用いて形成したメ
ッキパターンを示す図、第６図は他の従来例によるレジ
ストパターンを示す図である。 図において、１は半導体基板、２は下層ネガレジスト、
３はメッキ電極用金属膜、４は上層ネガレジスト、５は
メッキ金属パターン、７はポジレジスト層、９はイメー
ジリバース用ポジレジスト８はパターン露光を行ったイ
メージリバース用ポジレジスト、Ｌはマスク設計上のメ
ッキパターン幅、ｌはマスク合せ余裕を見込んだイメー
ジリバース用ポジレジスト露光用マスクのメッキパター
ン幅である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）メッキパターンを形成するためのレジストパター
ン形成方法であって、 半導体基板の表面上に所望のパターンに第１のレジスト
を形成し、 該第１のレジスト、及び上記基板上を覆うようにメッキ
電極用金属膜を形成し、 該メッキ電極用金属膜を介した上記第１のレジストの上
方に該第１のレジストとの断面のレジストプロファイル
が「く」の字型となるような第２のレジストを形成する
ことを特徴とするレジストパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302527A JPH02148721A (ja) | 1988-11-29 | 1988-11-29 | レジストパターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302527A JPH02148721A (ja) | 1988-11-29 | 1988-11-29 | レジストパターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148721A true JPH02148721A (ja) | 1990-06-07 |
Family
ID=17910038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302527A Pending JPH02148721A (ja) | 1988-11-29 | 1988-11-29 | レジストパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015159272A (ja) * | 2014-01-27 | 2015-09-03 | 三菱電機株式会社 | 太陽電池および太陽電池の製造方法 |
-
1988
- 1988-11-29 JP JP63302527A patent/JPH02148721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015159272A (ja) * | 2014-01-27 | 2015-09-03 | 三菱電機株式会社 | 太陽電池および太陽電池の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5937326A (en) | Method for making semiconductor device having via hole | |
| US6340635B1 (en) | Resist pattern, process for the formation of the same, and process for the formation of wiring pattern | |
| JPH01292829A (ja) | 半導体装置の製造方法 | |
| JPS6222463B2 (ja) | ||
| JPH0748502B2 (ja) | 半導体装置の製造方法 | |
| JP2796068B2 (ja) | 感光膜パターンの形成方法 | |
| JPS5918858B2 (ja) | ホトレジスト被膜の埋込方法 | |
| JP3071481B2 (ja) | ＧａＡｓデバイス及びＴ字型ゲート電極の作成方法 | |
| JP3131016B2 (ja) | ネガ型レジストパターンの形成方法 | |
| JPH01281730A (ja) | パターン形成方法 | |
| JPH03137647A (ja) | フォトマスク及びパターン形成方法 | |
| JPS5856422A (ja) | パタ−ン形成法 | |
| JPS63181322A (ja) | 半導体装置の製造方法 | |
| JPH0677106A (ja) | フォトレジストパターンの形成方法 | |
| JPH04124822A (ja) | 半導体装置の製造方法 | |
| JPS5854631A (ja) | 半導体装置の製造方法 | |
| JPH05205990A (ja) | パターン形成方法 | |
| JPH0479213A (ja) | 半導体装置の製造方法 | |
| JPS61187294A (ja) | 導電パタ−ンの形成方法 | |
| JPH02187023A (ja) | 電極パターン形成方法 | |
| JPH02138751A (ja) | 半導体装置の製造方法 | |
| KR19990055801A (ko) | 반도체 소자의 평탄화 방법 | |
| JPH04180661A (ja) | リードフレームおよびその製造方法 | |
| JPH03236216A (ja) | 半導体装置の製造方法 | |
| JPS6328338B2 (ja) |