JPH02148865A - ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は集積回路の分野に関し、特に絶縁物上シリコ
ン（ＳＯＩ）技術によって形成される絶縁ゲート電界効
果トランジスタに関す生。

（従来の技術） 絶縁物上シリコン（ＳＯＩ）技術は、集積回路の分野で
ますます重要になりつつある。ＳＯＩ技術は、絶縁層の
上に位置した半導体材料の層におけるトランジスタの形
成を扱うもので、Ｓｏｌ構造の最も一般的な実例は、二
酸化シリコンの層上に位置したシリコンの単結晶層であ
る。Ｓｏｌ技術を使えば、バルク（基板）半導体に形成
される集積回路で存在する寄生要素が減少されるため、
高性能で高密度の集積回路が達成可能である。例えば、
バルクに形成されるＭＯＳ）ランジスタの場合、ソース
／ドレイン領域と下側基板との間の接合に寄生キャパシ
タンスが存在し、ソース／ドレイン領域と基板領域との
間の接合がブレークダウン（絶縁破壊）する可能性も存
在する。寄生要素の別の例はバルク内ＣＭＯ３の技術に
存在し、隣接するウェル内のｎ−チャネルとｐ−チャネ
ルトランジスタによって形成される寄生バイポーラトラ
ンジスタがラッチアップの問題を生じることがある。Ｓ
ｏｌ構造は寄生要素を著しく軽減し、構造の接合絶縁破
壊に対する耐性を高めるため、ＳＯＩ技術は高性能で高
密度の集積回路に極めて適する。

尚、Ｓｏｌと同様な技術としてサファイア上シリコン（
ＳＯ３）技術があり、これはＳｏｌ技術に関連して上述
したのと同様な利点を与える。ここに開示する発明は、
ＳＯＳ構造にも適用可能であることが留意されるべきで
ある。

（発明が解決しようとする課題） しかしながら、ＳＯＩ構造における下側の絶縁体膜が、
トランジスタ特性に対して幾つかの問題を引き起こして
いる。バルクトランジスタでは、電気接続が基板を介し
て、ＭＯＳトランジスタのボディ　（本体）ノードに対
して容易に行える。基板ノードにおける比較的一定のバ
イアスが、ドレイン−ソース間電圧に対して安定なしき
い電圧を与える。しかし、従来の５ｏｌ）ランジスタは
、ボディノードが下側の絶縁体膜によって基板から絶縁
されているため、電気的に浮遊しているボディノード（
すなわちゲート電極の下側に位置するボディ領域内の非
空乏容積）を有する。充分なドレイン−ソース間バイア
ス下では、衝撃イオン化がドレインの近くに電子−正孔
対を発生することがあり、その結果多数キャリヤがボデ
ィノードへと移動する一方、少数キャリヤがドレインへ
と移動するため、ボディノードとトランジスタのソース
との間に電圧差を生じる。この電圧差は実効しきい電圧
を低下させ、ドレイン電流を増大して、よく知られた“
キンク（よじれ）”効果を呈する。

また、５ｏｌ）ランジスタの浮遊状ボディノードは、基
板がゲートとなり、トランジスタの下側に位置した絶縁
体膜がゲート誘電体となる寄生の“バンクチャネル”ト
ランジスタを与える。このバックチャネルは、絶縁体膜
との境界面近くで、ボディノードに沿ったドレイン−ソ
ース間のり−ク路を与えることがある。さらに、誘電的
に絶縁されたボディノードは、ボディノードとゲート間
での容量結合及びボディノードとソース及びドレイン間
でのダイオード結合を許容し、ボディノードをバイアス
することによってしきい電圧に影響を及ぼす。これらの
各ファクタが、設計時と比べたトランジスタにおける望
ましくない性能シフト、及びトランジスタ動作特性の不
安定性増加をもたらすことがある。

従ってこの発明の目的は、ソースノードに接続されたボ
ディノードを有する、絶縁体上に位置した半導体領域中
に形成される絶縁ゲート電界効果トランジスタを提供す
ることにある。

この発明の別の目的は、最小の追加マスキング工程で作
製可能な上記トランジスタを提供することにある。

この発明の別の目的は、ソース及びドレイン拡散のシリ
サイド（ケイ化物）クラツデイングに基づいて作製可能
な上記トランジスタを提供することにある。

この発明の別の目的は、トランジスタのソース及びドレ
インノードの仕様が最小のマスクレベル変更で反転可能
な方法で製造されたボディソース間接続を持つ上記トラ
ンジスタを提供することにある。

この発明のさらに別の目的は、界面ドーパント拡散によ
るエツジリークが減少すると共に、イオン化放射への露
出に基づくリークも減少した上記トランジスタを提供す
ることにある。

この発明のさらに別の目的は、界面ドーパント拡散によ
るエツジリークが減少すると共に、イオン化放射への露
出によるリークも減少した上記トランジスタを提供する
ことにある。

この発明のさらに別の目的は、界面ドーパント拡散によ
るエツジリークが減少すると共に、イオン化放射への露
出によるリークも減少した上記トランジスタを提供する
ことにある。

発明の上記以外の目的及び利点は、この明細書及び添付
の図面を参照することによって当業者には自明となろう
。

（課題を解決するための手段） 本発明は、絶縁体上シリコン型絶縁ゲート電界効果トラ
ンジスタとして実施化し得る。ソース及びドレインと反
対の導電形の高く強）ドープ接触領域が、ゲート電極の
ソース側でゲート電極に隣接して形成される。この領域
は、注入及び拡散など周知の技術により、ゲート電極に
対して自己整合法で形成し得る。接触領域と（ゲート電
極の下側に位置する）ボディノードは同じ導電形なので
、接触領域はボディノードと電気的に接続されている。

従って、ソース領域とボディノード−接触領域は、構造
表面のシリサイド化によって一体に接続され、ソース領
域ボディノードに接続することができる。

発明の別の実施例は、傾斜接合を有する絶縁体上シリコ
ン型絶縁ゲート電界効果トランジスタとして実施化し得
る。ソース及びドレインと反対の導電形の高ドープ接触
領域が、ゲート電極のソース側で低（軽）ドープのドレ
イン領域に隣接して形成される。接触領域は注入及び拡
散など周知の技術により、ゲートの側面に沿って、トラ
ンジスタのソース側の低ドープドレイン領域へと下方に
延びる側壁酸化物フィラメントを設けた後、自己整合法
で形成し得る。接触領域と（ゲート電極の下側に位置す
る）ボディノードは同じ導電形なので、接触領域はボデ
ィノードと電気的に接続されている。従って、ソース領
域とボディノード−接触領域は、構造表面のシリサイド
化によって一体に接続され、ソース領域をボディノード
に接続することができる。トランジスタのソース側の低
ドープドレイン領域は表面でボディノードと接触領域の
間に留まっているので、接触領域が表面でボディノード
と接触される場合のように、トランジスタのチャネル幅
が接触領域の幅によって減少されることはない。

（実施例） 第１及び２図を参照すると、従来技術によるｎ−チャネ
ルＳＯ■トランジスタが、それぞれ平面及び断面図で示
しである。第２図に示されているように、このトランジ
スタは、シリコン基板２上に形成された絶縁体膜４の上
に位置する単結晶シリコンメサ５内に形成されている。

絶縁体膜４は一般に二酸化シリコンである。絶縁体膜４
上へのメサ５の形成は、ＳＩＭＯＸ（注入酸素による分
離）、酸素化多孔シリコン（ＦＩＰＯ３）、及び薄膜ゾ
ーン−溶融再結晶化（ＺＭＲ）など数多い周知方法の任
意の一つで行える。ＳＩＭＯＸ法の一例は、Ｔｅｘａｓ
　Ｉｎｓｔｒｕｍｅｎｔｓ社に譲渡された１９８７年４
月７日付は出願の米国特許第０３５，１２６号に記載さ
れている。

熱成長させた二酸化シリコン、被着した窒化シリコン、
またはこれらの組合せなどのゲート絶縁体１４が、単結
晶メサ５の表面上に設けられている。通例高（強）ドー
プの多結晶シリコンから形成されるゲート電極１０がゲ
ート絶縁体１４上に位置し、第１及び２図のＭＯＳトラ
ンジスタのゲートを画成している。ソース領域６とドレ
イン領域８は、イオン注入とそれに続く拡散によって形
成された高ドープのｎ影領域である。第２図に示すよう
に、従来のトランジスタのこの例は周知の低（軽）ドー
プドレイン構造によって形成されており、低ドープ領域
１８の注入はく一般に側壁酸化物フィラメント１６の形
成前に）ゲート電極１０に対する自己整合法で行われる
。側壁酸化物フィラメントを用いて低ドープドレイント
ランジスタを形成する方法の一例は、Ｔｅｘａｓ　Ｉｎ
ｓｔｒｕｍｅｎｔｓ社に譲渡された１９８２年１１月２
日付は発行の米国特許第４，３５６，６２３号に記載さ
れており、この参照によってここに含まれるものとする
。第１及び２図のソース及びドレイン両頭域６．８の高
ドープ部分は、ゲート電極１０と側壁酸化物フィラメン
ト１６に対する自己整合法で形成されたものとして示し
てあり、メサ５の表面から絶縁体膜４との境界まで完全
に延びている。ボディノード領域１２は、ソース及びド
レイン両頭域６．８を形成するのに使われたｎ形ドーパ
ントでドープされていないｐ−チャネル領域であるが、
最初に形成されたのと同じ導電形及び濃度（ソース及び
ドレイン両頭域６．８のドーパント濃度に対してわずか
にドープされているｐ形シリコン）に留まっている。

尚第２図には、ニケイ化チタンなどリフラクトリ　（難
溶融性）金属のシリサイド膜２２が、ソース及びドレイ
ン両頭域６．８並びにゲート電極１０のタラッディング
として示しである。このようなシリサイド化は、半導体
層のシート抵抗を減らすのに有用で、例えばＴｅｘａｓ
　Ｉｎｓｔｒｕｍｅｎｔｓ社に譲渡された１９８７年９
月１日付は発行の、米国特許第４，６９０，７３０号に
記載されているような周知の自己整合式直接反応シリサ
イド化法に従ってなされるのが好ましく、上記特許はこ
の参照によってここに含まれるものとする。但し、かか
るシリサイド化はもちろんトランジスタの動作にとって
不可欠なものではない。モリブデン、タングステン及び
コバルトなど、シリサイド化で通常使われている周知の
りフラクトリ金属の任意の一つを、チタンに代えシリサ
イド膜２２の形成に使ってもよい。

第１及び２図のトランジスタ１の場合、ボディノード１
２は第１及び２図のトランジスタ内で電気的に絶縁され
ている。ソース及びドレイン両頭域６．８がメサ５の厚
さ一杯に延びて絶縁体膜４に達しており、且つソース及
びドレイン両頭域６．８の自己整合によって、ボディノ
ード１２はゲート電極１０　（及び側壁酸化物フィラメ
ント１６）の下方にだけ存在するため、第１及び２図の
構造ではボディノード１２との接触を形成するのが不便
である。従って従来のＳｏｌ技術では、各ＭＯＳトラン
ジスタのボディノード１２が浮遊状態になっている。

ＳＯ■トランジスタの浮遊ボディノードは、トランジス
タの性能及び性能の安定性において幾つかの問題をもた
らす。第１の問題は、基板２をゲート電極とし、絶縁体
膜４をゲート誘電物とした寄生の“バックチャネル”ト
ランジスタの存在である。このバックチャネルは、トラ
ンジスタの配置位置における基板２の局部的電位に応じ
、絶縁体膜４との境界面近くでボディノード１２に沿っ
てドレイン−ソース間のリーク路を与えることがある。

さらに、ボディノード１２の電圧がトランジスタのしき
い電圧（Ｖｔ）に影響を及ぼすこともよく知られている
。バルクデバイスでは、ＭＯＳトランジスタのボディノ
ードが基板によってバイアスされているが、第１及び２
図のトランジスタ１の誘電的に絶縁されたボディノード
１２は、ボディノード１２とゲート電極１０間での容量
結合及びボディノード１２とソース及びドレイン両頭域
６．８間でのダイオード結合を許容し、ボディノード１
２を望ましくない電位にバイアスする。

また、ドレイン近くのキャリヤが電子−正孔対の発生に
充分な高電位にあるとき衝撃イオン化が発生すると、そ
の結果少数キャリヤ、がドレインへと移動する一方、多
数キャリヤがボディノードへと移動するため、ボディノ
ード１２とソース領域６との間に電圧差を生じ、実効し
きい電圧を低下させると共に、ドレイン電流を増大させ
る（すなわちよく知られた“キンク（よじれ）”効果を
引き起こす）。

次に第３及び４図を参照すると、本発明に従って構成さ
れたトランジスタ１００が示しである；尚、第１及び２
図の従来のトランジスタ１で用いたのと同じ構成要素を
示すのに、同じ参照番号が使われている。トランジスタ
１００は以下説明するように、従来のトランジスタ１に
関連して上述した浮遊ボディノードの問題を軽減するた
め、ソース及びボディ両ノード間に接触を含んでいる。

第３図の平面図は、ゲート電極１０　（及び側壁酸化物
フィラメント１６）に隣接して、メサのエツジに設けら
れたｐ十接触領域３０を示している。

トランジスタ１００の導通チャネルはエツジの接触領域
３０間で、ソース側のゲート電極１ｏのエツジに沿って
残っている。尚、第３図の平面図はトランジスタ１００
のシリサイド化前の状態である；以下説明するように、
表面でソース領域６をｐ十接触領域３０へ接続すること
によって、ソース領域６からゲート電極１０下方のボデ
ィノード１２への電気接続を与えるのに、シリサイドク
ラツデイングを用いるのが好ましい。

また、ｐ十接触領域３０をメサ５のエツジに配置するこ
とは、ボディノード１２とソース領域６との間の接触を
与えるのに不可欠なものでないことに留意されたい。但
し、親の米国特許出願第１５０．７９９号に記載されて
いるように、メサのエツジにおけるｐ十接触領域３ｏの
存在は、イオン化放射に露出された場合にトランジスタ
１００のソースドレイン間でのリークを減少させる。

さらに、絶縁体膜４上に形成された活性半導体は多くの
Ｓｏｌ技術において、バルク内の活性領域と比べ、比較
的多数の転位（ディスロケーション）欠陥を含み得るこ
とにも留意されたい。これらの転位、特にメサ５などの
シリコンメサのエツジに沿った転位は、ソース及びドレ
イン両頭域６．８を形成する拡散ドーパントがボディ領
域１２を通り、特にメサ５のエツジに沿って拡散するの
を許容することがある。この増倍拡散は、トランジスタ
１００におけるしきい値以下リークなどのショートチャ
ネル効果を引き起こす可能性があり、もし拡散ドーパン
トがソース領域６とドレイン領域８間−杯に延びている
と、ドレイン領域８をソース領域６にショートさせてし
まう。メサ５のエツジへの接触領域３０の配置は、ソー
ス領域６のドーパントをゲート電極１０側のメサ５のエ
ツジから分離することによって、上記のような増倍拡散
に基づくソース／ビす４フ間リークを減少させ、ボディ
領域１２への増倍拡散がドレイン側からだけ生じるよう
にする。さらに、メサ５のエツジへの接触領域３０の配
置は、メサ５のエツジに沿ってボディ領域１２を通り拡
散するドレイン領域８からのドーパント間にｐ＋ｆｉｆ
ｆ域を置くことになるので、ドレイン領域８からゲート
電極下方を完全に通って到達したドーパントは逆バイア
スダイオードだけを形成する（接触領域３ｏはソース領
域６と同じ電位にある）。従って、メサ５のエツジへの
接触領域３０の配置は、ソース／ドレインドーパントの
増倍した界面拡散によるソース／ビす４フ間リークを減
少させる。

次に第４図を参照すると、トランジスタ１００が断面図
で示しである。この実施例では、第１及び２図のトラン
ジスタｌと同じく、ソース領域６とドレイン領域８がｐ
十接触領域３ｏと同様メサ５の全厚を貫いて延びている
。尚、ｐ十接触領域３０はボディノード１２と接触する
のに、必ずしもこのように絶縁体膜４まで完全に延びて
いなくともよい。但し、接触領域は、導通時トランジス
タ１００のチャネル下方で空乏層の状態に留まっている
ボディ領域と接触するのに充分な深さまでは延びていな
ければならない。

また第４図は、シリコン構造（ソース領域６、ｐ十接触
領域３０、ドレイン領域８、及びゲート領域１０）の表
面にシリサイド膜２２が設けられていることも示してい
る。例えば上側に位置する絶縁体膜を貫いてメタライズ
層に至る通常の接点など、それ以外の相互接続手段によ
ってｐ十接触領域３０とソース領域６との間にオーミッ
ク接続を形成することもできるが、シリサイド膜２２は
追加のマスキング工程を必要とせず両者間での低抵抗の
接続を与える。

さらに第４図を参照すれば、ｐ十接触領域３０は、ゲー
ト電極１０側で側壁フィラメント１６の下側に位置した
低ドープのドレイン延長部３８を含む。低ドープのドレ
イン延長部３８はもちろん、ボディノード１２との接触
形成にとって不可欠なものではない。しかし、ソース領
域６とｐ十接触領域３０間での接触を与えるのにシリサ
イド膜２２が使われる場合、それぞれソース及びドレイ
ン両頭域６．８　（並びにｐ十接触領域３０）上のシリ
サイド膜２２がゲート電極１０の表面上のシリサイド膜
２２と電気ショートしないように、側壁酸化物フィラメ
ント１６を用いるが好ましい。

当該分野で知られているように、側壁酸化物フィラメン
ト１６の使用は、トランジスタにおける傾斜接合の形成
を促すほか、上記のようなショートの危険を最小限とし
つつ、ソース、ドレイン及びゲート各領域の自己整合に
よるシリサイド化も可能とする。本発明のこの実施例に
よれば、こうした利点が、ｐ十接触領域３０の低ドープ
ドレイン延長部３８さえ含め、ｐ十接触領域３０とボデ
ィノード１２間の接続に顕著な影響を及ぼすことなく達
成される。以下説明するように、特にＣＭＯ５の用途で
ｐ十接触領域３０の低ドープドレイン延長部３８を含め
ることは、追加のマスキング工程を必要とせずソースボ
ディ間接触の形成も可能とする。

尚、第３及び４図のトランジスタにおいて、ｐ＋接触領
域３０とドレイン領域８間の接触は存在しない点に留意
されたい。従って、ｐ十接触領域３０はボディノード１
２との最良の接触を達成するため、ｐ十接触領域３０を
通じたドレイン−ソース間での接合絶縁破壊の懸念なく
、可能な限り強くドープ可能である。チャネル長を１ミ
クロンとした場合、本発明によるトランジスタ１００の
各領域のドーピング濃度の一例では、ボディノード１２
が１０”／ｃＪ　　の不純物濃度を有すると、ｐ十接触
領域３０の不純物濃度ハ１０Ｉ１１〜１０ｚ１／ａ１１
の範囲である。ソース及びドレイン両頭域６．８は一般
に１Ｑ１８〜１０”／ｃＪの不純物濃度とでき、低ドー
プドレイン領域１８と３８は所望のドーパント傾斜に応
じＩＱＩＩＩ〜１０”／ｃ１１の範囲である。

次に第５ａ〜５ｅ図を参照して、ＣＭＯ３回路で形成さ
れるようなｎ−チャネルトランジスタ１００ｎとｐ−チ
ャネルトランジスタ１００ｐの形成における各工程を論
じ、本発明によるソース−ボディ間接続がＣＭＯ３の製
造過程で追加のマスキング工程を必要とせずに形成可能
であることを示す。第５ａ〜５０図の断面図は、第４図
と同様の位置、すなわちソース−ボディ間の接触を有す
るトランジスタ１００部分を通る位置に沿ったものであ
る。第５ａ図には、２つのメサ５ｎと５ｐが絶縁体Ｎ４
上に形成されたものとして示しである；メサ５ｎがｎ形
シリコン、メサ５ｐがｐ形シリコンである。パターン化
されたポリシリコンゲート電極１０と同様、各メサ５ｎ
と５ｐ上にゲート酸化物１４が存在する；従って第５ａ
図の構造は、ソース及びドレイン両頭域６．８並びに接
触領域３０を形成する準備が整った状態にある。

第５ａ図は、構造の一定部分を覆う一方、ｐ−チャネル
トランジスタ１００ｐ用の低ドープドレイン延長部１８
ｐとｎ−チャネルトランジスタ１００ｎのソース−ボデ
ィ接触用低ドープドレイン延長部３８ｐを形成するため
に、ｐ形注入が行われる部分を露出するマスク層４０も
示している。マスク１ｉ４０はパターン化形成したフォ
トレジスト、あるいはイオン注入を阻止するのに通常使
われているようなハードマスク層とし得る。マスク層４
゜のパターンは、最大の整合許容度を得るため、マスク
層４０がゲート電極１０と重複すると共に、メサ５のエ
ツジとも重複す乞ように設計されるのが好ましい。第５
ａ図に示すごとく、本構造はホウ素または別のｐ形ドー
パントのｐ形注入に露出され、このような注入において
通常の線量（ドーズ）及びエネルギーを用いて、低ドー
プドレイン延長部１８と３８を形成する。

第５ｂ図を参照すると、第５ａ図の注入後で、且つ第５
ａ図のｐ形注入が行われた領域を保護すると共に、ｎ形
の低ドープドレイン注入が行われるべき構造の領域を露
出させるマスクＪ’ｉ４２の形成後における状態の構造
が示しである。第５ｂ図は、低ドープドレイン延長部１
８ｐと３８ｐがそれぞれほぼ最終深さにまで打ち込まれ
（ドライブされ）でいることを示している。尚、第５ａ
〜５ｂ図に示した各々の注入は各マスキング工程の後直
ちに打ち込まれるわけでなく、ここまでの４つの注入全
てが行われた後には１回の打ち込みアニールが行われる
ことに留意されたい。１回または複数回の打ち込みアニ
ールを行う時点は、本発明による構造の製造にとって重
要でない；但しマスキング工程の説明を分かりやすくす
るため、第５ａ〜５ｄ図には各注入後毎の打ち込みアニ
ールが示しである。第５ｂ図は、ｎ形（ヒ素、リン、ま
たはその他通常のドーパント）の低ドープドレイン注入
を、通常の線量及びエネルギーで受は入れる状態の構造
を示している。

次に第５Ｃ図を参照すると、強いｐ形のソース／ドレイ
ン注入を受ける時点のトランジスタ１００ｎと１００ｐ
が示しである。当該分野で周知のごとく傾斜接合が得ら
れるように、トランジスタ１００ｐの領域１８ｐの一部
とトランジスタ１００ｎの領域３８ｐを強いソース／ド
レイン注入から保護するため、側壁酸化物フィラメント
１６が各ゲート電極１０の両側面に隣接した所定箇所に
施されている。側壁酸化物フィラメント１６は、ＴＥ０
１の分解などによって酸化物層を被着した後、酸化物を
非等方エツチングし、側壁酸化物フィラメント１６をそ
の後に残すことによって形成される。

マスク１１５０は、ｎ形の注入領域１８ｎと３８ｎをｐ
形のソース／ドレイン注入から保護すると共に、ｐ形の
注入領域（フィラメント１６で保護されている部分を除
く）を露出するように形成されている。尚、マスク層５
０を形成するのに使われるパターンは、マスク層４０を
形成するのに用いたパターンと等しくし得る。次いで第
５ｃ図に示すように、ｐ形のソース／ドレイン注入が、
かかる注入において通常の線量とエネルギーに従って行
われる。

第５ｄ図は、トランジスタ１００ｐにソース領域６ｐと
ドレイン領域８ｐが存在し、トランジスタ１００ｎにト
ランジスタ１００ｎのボディノードと接触するｐ十接触
領域３０ｐが存在することを示している。また第５ｄ図
には、ｐｌＩ域６ｐ、８ｐ及び３０ｐをｎ形のソース／
ドレイン注入から保護すると共に、その注入を受は入れ
るトランジスタ１００ｎと１００ｐの領域を露出させる
最終のソース／ドレインパターンマスク層５２も示しで
ある。従って第５ｄ図の注入は最終的に、トランジスタ
１００ｎにソース及びドレイン領域６ｎ、８ｎをそれぞ
れ形成し、また第３及び４図に示したトランジスタ１０
０のｐ＋接触領域３０と同様な、トランジスタＬｏｏｐ
のソース領域６ｐとボディノード間接触のためのｎ十接
触領域３０ｎも形成する。

打ち込みアニール後の、第５ｄ図の注入の結果が第５ｅ
図に示しである。第４図に示したのと同様、ソース領域
６ｎとドレイン領域８ｎがトランジスタ１００ｎに形成
されている。ｐ−チャネルトランジスタ１００ｐでは、
トランジスタ１００ｐのソース領域６ｐとボディノード
１２ｎ間を接触するように、低ドープドレイン延長部３
８ｎを有するｎ十接触領域３０ｎが存在する。第５ｅ図
の構造はこの後、前述したように直接反応のシリサイド
化工程に付され、それぞれの接触領域３゜ｎと３０ｐを
介して、ソースノード６ｐ、６ｎとボディノード１２ｎ
、１２ｐ間のオーミック接続がそれぞれ得られる。

第５ａ〜５８図に示した工程から明らかなように、Ｓｏ
ｌ　　ＣＭＯ３の製造過程に実施した場合、本発明によ
るソースボディ間接触を形成するのに、追加のマスキン
グ工程は全く必要ない。尚、注入を行う順序（すなわち
ｎ形より前にｐ形の注入順序）は任意であることに留意
されたい。得られる構造は、所望ならｐ形より前にｎ形
の注入を行っても同等に形成し得る。

第６図は、本発明の第２実施例に従って構成されたトラ
ンジスタ２００を平面図で示している。

トランジスタ２００は第３図のトランジスタ１００と同
じく、ｐ十接触領域３０をソース領域６へ接続するため
のシリサイド化前の状態で示しである。

トランジスタ２００は、メサ５のエツジだけでなく、ト
ランジスタ２００の内部にも配された多数のｐ十接触領
域３０を有する。トランジスタ２００のように、大きい
チャネル幅対長さ比のため追加の駆動能力を持つ必要が
あるＳＯ■トランジスタでは、ボディノード１２が比較
的低いドーピング濃度のため、ソース領域６からｐ＋接
触領域３０を通じ、比較的長い幅にわたって一様なバイ
アスを受は取らないことがある。従って、下側に位置し
たボディノード１２の幅全体にわたってより一様なバイ
アスを与えるように、内部側のｐ十接触領域３０が設け
られている。ある−組のプロセスパラメータ及びジオメ
トリに従って作製されたトランジスタの特性表示は、上
記のような一定のバイアスを与えるのに、接触領域３０
は一定の距離以下でなければならないことを示す場合が
ある。

従ってこの場合、複数の接触領域３０の間隔は第６図に
示したように必ずしも一様でなくてもよいが、接触領域
３０は特定の距離以下で離間される。

尚、特に狭いトランジスタでは、ボディノード１２を一
様にバイアスするのに、ソース領域６の一方のエツジに
設けた１つの接触領域３０で充分なこともある。各接触
領域３０はトランジスタの実効チャネル幅を減少させる
ので、接触領域３゜の数と大きさは、ボディノード１２
に充分−様なバイアスを与えるのに必要な最小限とする
のが好ましい。

さらに、本発明によって設けられる接触領域３０は、注
入工程で使われるマスクを除き、メサ５またはゲート電
極１０の形成時に追加のパターン化を必要としないこと
に留意されたい。従って、注入段階の実施まで、トラン
ジスタのどちら側がソースとなり、またどちら側がドレ
インとなるのかを指定する必要がない。つまり本発明は
、ゲートアレイやその他のマスクプログラム可能な論理
回路でトランジスタを形成するのに特に有利である。な
ぜなら、メサ５及びゲート１０を形成するのに使われる
マスクが同一プロセスで作製される全てのデバイスに共
通となり、ゲートアレイの個別化（及びソースとドレイ
ンの特定）は注入マスクによって行われるからである。

さらに、そのようなデバイスには、通過制御トランジス
タなどボディノードとの接触が望ましくないトランジス
タが含まれることもある；このような場合、接触領域３
０は同一の注入マスクレベルを用いて除外し得る。

次に第７及び８図を参照すると、本発明に従って構成さ
れたトランジスタ１００が示しである；尚、第１及び２
図の従来のトランジスタ１で用いたのと同じ構成要素を
示すのに、同じ参照番号が使われている。トランジスタ
１００は以下説明するように、従来のトランジスタ１に
関連して上述した浮遊ボディノードの問題を軽減するた
め、ソース及びボディ両ノード間に接触を含んでいる。

第７図の平面図は、ゲート電極１０のソース側で、メサ
のエツジに設けられたｐ十接触領域３０を示している。

表面でｐ十接触領域３０とゲート電極１０との間に配設
されたｎ形の低ドープドレイン延長部１９の存在を示す
ため、側壁酸化物フィラメント１６は第７図に示してな
い。こうしてトランジスタ１００の導通チャネルは、ソ
ース側のゲート電極１０のエツジ全長に沿って延び、ｐ
十接触領域３０は導通チャネルから離れている。尚、第
７図の平面図はトランジスタ１００のシリサイド化前の
状態である；以下説明するように、表面でソース領域６
をｐ十接触領域３０へ接続することによって、ソース領
域６からゲート電極１０下方のボディノード１２への電
気接続を与えるのに、シリサイドクラツデイングを用い
るのが好ましい。

ゲート電極１０のドレイン側には、低ドープドレイン延
長部１８が示しである。

また、ｐ十接触領域３０をメサ５のエツジに配置するこ
とは、ボディノード１２とソース領域６との間の接触を
与えるのに不可欠なものでないことに留意されたい。但
し、１９８８年２月１日に出願され、Ｔｅｃａｓ　Ｉｎ
ｓｔｒｕｍｅｎｔｓ社に譲渡された係属中の米国特許出
願第１５０，７９９号に記載されているように１．メサ
のエツジにおけるｐ十接触領域３０の存在は、イオン化
放射に露出された場合にトランジスタ１００のソース−
ドレイン間でのリークを減少させる。

さらに、絶縁体膜４上に形成された活性半導体は多くの
ＳＯＩ技術において、バルク内の活性領域と比べ、比較
的多数の転位（ディスロケーション）欠陥を含み得るこ
とにも留意されたい。これらの転位、特にメサ５などの
シリコンメサのエツジに沿った転位は、ソース及びドレ
イン両頭域６．８を形成する拡散ドーパントがボディ領
域１２を通り、特にメサ５のエツジに沿って拡散するの
を許容することがある。この増倍拡散は、トランジスタ
１００におけるしきい値以下リークなどのショートチャ
ネル効果を引き起こす可能性があり、もし拡散ドーパン
トがソース領域６とドレイン領域８間−杯に延びている
と、ドレイン領域８をソース領域６にショートさせてし
まう。メサ５のエツジへの接触領域３０の配置は、ソー
ス領域６のドーパントをゲート電極１０側のメサ５のエ
ツジから分離することによって、上記のような増倍拡散
に基づくソース７１１４７間リークを減少させ、ボディ
領域１２への増倍拡散がドレイン側からだけ生じるよう
にする。さらに、メサ５のエツジへの接触領域３０の配
置は、メサ５のエツジに沿ってボディ領域１２を通り拡
散するドレイン領域８からのドーパント間にｐ＋’ｐ１
４域を置くことになるので、ドレイン領域８からゲート
電極下方を完全に通って到達したドーパントは逆バイア
スダイオードだけを形成する（接触領域３０はソース領
域６と同じ電位にある）。従って、メサ５のエツジへの
接触領域３０の配置は、ソース／ドレイノド−ハントの
増倍した界面拡散によるソース７１１４７間リークを減
少させる。

次に第８図を参照すると、トランジスタ１００が断面図
で示しである。第８図は、ゲート電極１０のソース側で
側壁フィラメント１Ｇの下側に位置したｎ−型の低ドー
プドレイン延長部１９に隣接して、ｐ十接触領域３０が
配設されていることを示している。低ドープドレイン延
長部１９はｎ形なので、ｎ＋ソース領域６にオーミック
接続されている。この実施例では、第１及び第２のトラ
ンジスタ１と同じく、ソース領域６とドレイン領域８が
ｐ十接触頚域３０と同様メサ５の全厚を貫いて延びてい
る。尚、ｐ十接触領域３０はボディノード１２と接触す
るのに、必ずしもこのように絶縁体膜４まで完全に延び
ていなくともよい。

但し、接触領域は、導通時トランジスタ１００のチャネ
ル下方で空乏層の状態に留まっているボディ領域と接触
するのに充分な深さまでは延びていなければならない。

また第８図は、シリコン構造（ソース領域６、ｐ十接触
領域３０、ドレイン領域８、及びゲートｅ１Ｍ１０）の
表面にシリサイド膜２２が設けられていることも示して
いる。例えば上側に位置する絶縁体膜を貫いてメタライ
ズ層に至る通常の接点など、それ以外の相互接続手段に
よってｐ十接触領域３０とソース領域６との間にオーミ
ック接続を形成することもできるが、シリサイド膜２２
は追加のマスキング工程を必要とせず両者間での低抵抗
の接続を与えられる。当該分野で知られているように、
側壁酸化物フィラメント１６の使用は、トランジスタに
おける傾斜接合の形成を促すほか、それぞれソース及び
ドレイン両頭域６．８　（並びにｐ十接触領域３０）上
のシリサイド膜２２がゲート電極１０の表面上のシリサ
イド膜２２と電気ショートする危険を最小限としつつ、
ソース、ドレイン及びゲート各領域の自己整合にょるシ
リサイド化も可能とする。

尚、第７及び８図のトランジスタにおいて、ｐ＋接触領
域３０とドレイン領域８間の接触は存在しない点に留意
されたい。従って、ｐ十接触領域３０はボディノード１
２との最良の接触を達成すルタメ、ｐ十接触頗域３ｏを
通じたドレイン−ソース間での接合絶縁破壊の懸念なく
、可能な限り強くドープ可能である。チャネル長を１ミ
クロンとした場合、本発明によるトランジスタ１００の
各領域のドーピング濃度の一例では、ポディノードエ２
が１０　′７／ｃｍ’の不純物濃度を有すると、ｐ　＋
　接触領域３０　（Ｄ　不純物濃度ハ１０Ｉ１１〜１ｏ
２１／ｃＩＩ＋１の範囲である。ソース及びドレイン両
頭域６．８は一般に１０　”〜１０　”／ｃｍｆｆ（７
）不純物濃度とでき、低ドープドレイン領域１８と１９
は所望のドーパント傾斜に応じ１０１１１〜１０２１１
／ｃｍ”の範囲である。

次に第９ａ〜９８図を参照して、ＣＭＯ３回路で形成さ
れるようなｎ−チャネルトランジスタ１００ｎとｐ−チ
ャネルトランジスタ１００ｐの形成における各工程を論
じる。第９ａ〜９ｅ図の断面図は、第８図と同様の位置
、すなわちソース−ボディ間の接触を存するトランジス
タ１００部分を通る位置に沿ったものである。第９ａ図
には、２つのメサ５ｎと５ｐが絶縁体層４上に形成され
たものとして示しである；メサ５ｎがｎ形シリコン、メ
サ５ｐがｐ形シリコンである。パターン化されたポリシ
リコンゲート電極１ｏと同様、各メサ５ｎと５ｐ上にゲ
ート酸化物１４が存在する；従って第９ａ図の構造は、
ソース及びドレイン両頭域６．８並びに接触領域３０を
形成する準備が整った状態にある。第９ａ図は、構造の
一定部分を覆う一方、ｐ−チャネルトランジスタ１００
ｐ用の低ドープドレイン延長部１８ｐと１９ｐを形成す
るために、ｐ形注入が行われる部分を露出するマスク層
４０も示している。マスクＮ４ｏはパターン化形成した
フォトレジスト、あるいはイオン注入を阻止するのに通
常使われているようなハードマスク層とし得る。マスク
層４ｏのパターンは、最大の整合許容度を得るため、マ
スク層４゜がゲート電極１０と重複すると共に、メサ５
のエツジとも重複するように設計されるのが好ましい。

第９ａ図に示すごとく、本構造はホウ素または別のｐ形
ドーパントのｐ形注入に露出され、このような注入にお
いて通常の線量（ドーズ）及びエネルギーを用いて、低
ドープドレイン延長部１８と１９を形成する。

第９ｂ図を参照すると、第９ａ図の注入後で、且つ第９
ａ図のｐ形注入が行われた領域を保護すると共に、ｎ形
の低ドープドレイン注入が行われるべき構造の領域を露
出させるマスク層４２の形成後における状態の構造が示
しである。第９ｂ図は、低ドープドレイン延長部１８ｐ
と１９ｐがそれぞれほぼ最終深さにまで打ち込まれ（ド
ライブされ）でいることを示している。尚、第９ａ〜９
ｂ図に示した各々の注入は各マスキング工程の後直ちに
打ち込まれるわけでなく、ここまでの４つの注入全てが
行われた後には１回の打ち込みアニールが行われること
に留意されたい。１回または複数回の打ち込みアニール
を行う時点は、本発明による構造の製造にとって重要で
ない；但しマスキング工程の説明を分かりやすくするた
め、第９ａ〜９ｄ図には各注入後毎の打ち込みアニール
が示しである。第９ｂ図は、ｎ形（ヒ素、リン、または
その他通常のドーパント）の低ドープドレイン注入を、
通常の線量及びエネルギーで受は入れる状態の構造を示
している。

次に第９ｃ図を参照すると、強いｐ形のソース／ドレイ
ン注入を受ける時点のトランジスタ１００ｎと１００ｐ
が示しである。傾斜接合が得られるように、トランジス
タ１００ｐの領域１８ｐとトランジスタ１００ｎの領域
１９ｎの各一部を強いソース／ドレイン注入から保護す
るため、側壁酸化物フィラメント１６が各ゲート電極１
０の両側面に隣接した所定箇所に施されている。側壁酸
化物フィラメント１６は、前出米国特許第４，３５６，
６２３号に記載されているように、ＴＥ０１の分解など
によって酸化物層を被着した後、酸化物を非等方エツチ
ングし、側壁酸化物フィラメント１６をその後に残すこ
とによって形成される。マスク層５０は、ｎ形注入領域
１８ｎと領域１９ｎの大部分をｐ形のソース／ドレイン
注入から保護するように形成されている。ｐ形接触領域
３０　ｐ　（ｉｌｌで示す）がｐ形のソース／ドレイン
注入によって形成可能なように、側壁酸化物フィラメン
ト１６に隣接した領域１９ｎの一部はマスク層５０で保
護されていない。またマスク層５０は、ｐ形注入領域１
８ｐ　（フィラメント１６によって保護されている部分
を除く）と領域１９ｐの大部分を、ｐ＋ソース／ドレイ
ン注入に対して露出させている；ｎ十接触領域３０ｎ（
後で示す）を形成するのに必要な注入がｐ＋のソース／
ドレイン注入を必要としないように、側壁酸化物フィラ
メント１６に隣接した領域１９ｐの一部はマスク層５０
で保護されていない。次いで第９Ｃ図に示すように、ｐ
形のソース／ドレイン注入が、かかる注入において通常
の線量とエネルギーに従って行われる。

第９ｄ図は、トランジスタ１００ｐにソース領域６ｐと
ドレイン領域８ｐが存在し、トランジスタ１００ｎにト
ランジスタ１００ｎのボディノードと接触するｐ十接触
領域３０ｐが存在することを示している。また第９ｄ図
には、ｐｌｆｆ域６ｐ、８ｐ及び３０ｐをｎ形のソース
／ドレイン注入から保護すると共に、その注入を受は入
れるトランジスタ１００ｎと１００ｐの領域を露出させ
る最終のソース／ドレインパターンマスク層５２も示し
である。従って第９ｄ図の注入は最終的に、トランジス
タ１００ｎにソース及びドレイン領域６ｎ、８ｎをそれ
ぞれ形成し、また第７及び８図に示したトランジスタ１
００のｐ十接触領域３０と同様な、トランジスタ１００
ｐのソース領域６ｐとボディノード間接触のためのｎ十
接触領域３０ｎも形成する。

打ち込みアニール後の、第９ｄ図の注入の結果が第５ｅ
図に示しである。第８図に示したのと同様、ソース領域
６ｎとドレイン領域８ｎがトランジスタ１００ｎに形成
されている。ｐ−チャネルトランジスタＬｏｏｐでは、
シリサイドされたときトランジスタ１００ｐのソース領
域６ｐとボディノード１２ｎ間を接触するように、ｎ十
接触領域３０ｎがｐ形の低ドープドレイン延長部１９ｐ
に隣接している。第９ｅ図の構造はこの後、前述したよ
うに直接反応のシリサイド化工程に付され、それぞれの
接触領域３０ｎと３０ｐを介して、ソースノード６ｐ、
６ｎとボディノード１２ｎ。

１２ｐ間のオーミック接続がそれぞれ得られる。

第９ａ〜９ｅ図に示した工程から明らかなように、Ｓｏ
ｌ　　ＣＭＯ３の製造過程に実施した場合、本発明によ
るソース−ボディ間接触を形成するのに、追加のマスキ
ング工程は全く必要ない。尚、注入を行う順序（すなわ
ちｎ形より前にｐ形の注入順序）は任意であることに留
意されたい。得られる構造は、所望ならｐ形より前にｎ
形の注入を行っても同等に形成し得る。

第１０図は、本発明の第４実施例に従って構成されたト
ランジスタ２００を平面図で示している。

トランジスタ２００は第７図のトランジスタ１００と同
じく、ｐ十接触領域３０をソース領域６へ接続するだめ
のシリサイド化前の状態で示しである。

トランジスタ２００は、メサ５のエツジだけでなく、ト
ランジスタ２００の内部にも配された多数のｐ十接触領
域３０を有する。トランジスタ２００のように、大きい
チャネル幅対長さ比のため追加の駆動能力を持つ必要が
ある５ＯＩＩ−ランジスタでは、ボディノード１２が比
較的低いドーピング濃度のため、ソース領域６からｐ十
接触領域３０を通じ、比較的長い幅にわたって一様なバ
イアスを受は取らないことがある。従って、下側に位置
したボディノード１２の幅全体にわたってより一様なバ
イアスを与えるように、内部側のｐ十接触領域３０が設
けられている。ある−組のプロセスパラメータ及びジオ
メトリに従って作製されたトランジスタの特性表示は、
上記のような一定のバイアスを与えるのに、接触領域３
０は一定の距離以下でなければならないことを示す場合
がある。

従ってこの場合、複数の接触領域３００間隔は第１０図
に示したように必ずしも一様でなくてもよいが、接触領
域３０は特定の距離以下で離間される。

尚、特に狭いトランジスタでは、ボディノード１２を一
様にバイアスするのに、ソース領域６の一方のエツジに
設けた１つの接触領域３０で充分なこともある。各接触
領域３０はトランジスタの実効チャネル幅を減少させる
ので、接触領域３０の数と大きさは、ボディノード１２
に充分−様なバイアスを与えるのに必要な最小限とする
のが好ましい。

さらに、本発明によって設けられる接触領域３０は、注
入工程で使われるマスクを除き、メサ５またはゲート電
極１０の形成時に追加のパターン化を必要としないこと
に留意されたい。従って、注入段階の実施まで、トラン
ジスタのどちら側がソースとなり、またどちら側がドレ
インとなるのかを指定する必要゛がない。つまり本発明
は、ゲートアレイやその他のマスクプログラム可能な論
理回路でトランジスタを形成するのに特に有利である。

なぜなら、メサ５及びゲート１０を形成するのに使われ
るマスクが同一プロセスで作製される全てのデバイスに
共通となり、ゲートアレイの個別化（及びソースとドレ
インの特定）は注入マスクによって行われるからである
。さらに、そのようなデバイスには、通過制御トランジ
スタなどボディノードとの接触が望ましくないトランジ
スタが含まれることもある；このような場合、接触領域
３０は同一の注入マスクレベルを用いて除外し得る。

上記したトランジスタは、ソース領域６と同じ導電形の
低ドープドレイン領域１９を、トランジスタの表面で接
触領域３０とボディノード１２との間に設けたため、ト
ランジスタのチャネル幅を減じることなくボディーソー
ス間の接続を与えられる。但しこの構造から、低ドープ
ドレイン領域１９のうち接触領域３０と隣接した部分を
通じた電流の流れが、より強（ドープされたソース領域
６へ達するまでにより長い経路を移動する必要があるの
で、トランジスタの直列“オン”抵抗のわずかな増加が
必然的にもたらされる。しかし、増加する抵抗は低ドー
プドレイン領域１９がソース領域６に隣接する箇所にお
ける低抵抗の電流路と平行であるため、上記直列抵抗の
増加は最小である。このため本発明は、導通時のトラン
ジスタのソース／ドレイン抵抗に対する影響を最小とし
て、チャネル幅を減少させずにボディーソース間の接続
を与える。

次に第１１図を参照すると、本発明の別の実施例の平面
図が示しである。前述したように、特にメサ５のエツジ
に沿ったドレインドーパントの増倍拡散による５ＯＩＩ
−ランジスタのエツジリークは、メサ５のエツジに接触
領域３０を配置することによって減少される。エツジリ
ークを生じる増倍拡散はメサ５の底部（すなわち絶縁体
層４との境界面）だけでなく、ゲート誘電体１４下側の
頂面でも発生し得るので、第１１図に示したトランジス
タ３００では、エツジリークの減少がさらに得られる。

トランジスタ３００は、ソース領域６と同じ導電形（こ
の例ではｎ形）の低ドープドレイン延長領域１９を有し
、該領域１９はゲート電極１０の下側に位置したトラン
ジスタ３００とボディ領域１２の内部で、各接触領域３
０間の表面に配設されている。しかし、トランジスタ３
００のメサ５の両エツジに位置した接触領域３０では、
接触領域３０と同じ導電形（この例ではｐ形）の低ドー
プドレイン延長領域３９が構造の表面に設けられている
。この結果、増倍拡散のためのドーパント源を除去しく
すなわち領域３９からのドーパント拡散はボディ領域１
２と同じ導電形）、さらにそのような増倍拡散の発生時
にメサ５の頂面でもダイオード分離を与えることによっ
て、エツジリークは最小限化される。チャネルの全幅は
もちろん低ドープドレイン延長領域１９によって減少さ
れるが、それはメサ５の両エツジに位置した接触領域３
０によるものだけである。

第１１図のトランジスタ３００は、領域３９の形成され
るべき箇所がソース及びドレイン両頭域６．８用に与え
られる低ドープドレイン注入を受けないようにマスクさ
れねばならない点、またもちろん反対の導電形の低ドー
プドレイン注入に露出されねばならい点を除き、トラン
ジスタ１００及び２００とほぼ同じ方法で作製できる。

以上好ましい実施例を参照して発明の詳細な説明したが
、上記の説明は例示に過ぎず、制限の意味で解釈される
べきでないことが理解されるべきである。また、発明の
実施例の詳細における多数の変更及び発明の追加の実施
例が、本明細書を参照した当業者にとって自明で、それ
らを成し得ることも理解されるべきである。このような
変更及び追加の実施例は、特許請求の範囲に限定された
発明の精神及び真の範囲内に包含されるものである。

以上の記載に関連して、以下の各項を開示する。

１、絶縁膜上に位置する半導体層に形成されたトランジ
スタにおいて： 前記半導体層のボディノード部上に位置するゲート電極
で、該ボディノード部が第１の導電形で、第１及び第２
側面を有する； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部の第１側面に隣接して
配設されている； 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形で、前記ボディノード部の第２側面に隣接して
配設されている； 前記半導体層の第１接触領域で、該第１接触領域が前記
第１の導電形で、前記ボディノード部の第２側面に隣接
して配設されている；及び前記第１接触領域と前記ソー
ス領域間のオーミック接続で、該オーミック接続が前記
第１接触領域と前記ソース領域上に位置したりフラクト
リ金属のシリサイド膜からなる； を備えたトランジスタ。

２、前記第１接触領域が前記半導体層のエツジに沿って
配設されている第１項のトランジスタ。

３、前記ドレイン、ソース及び第１接触領域が前記半導
体層の全厚を貫いて延びている第１項のトランジスタ。

４、前記ゲート電極と前記ボディノード部間に配設され
たゲート誘電層をさらに備えた第１項のトランジスタ。

５、前記ゲート電極の両側面に沿って配設された側壁誘
電フィラメントをさらに備えた第１項のトランジスタ。

６、前記ドレイン領域が、前記半導体層の第１側面に隣
接し側壁誘電フィラメントの下側に位置した低ドープ領
域を含む第５項のトランジスタ。

７、前記ソース及び第１接触領域が各々、前記ボディノ
ード部の第２側面に隣接しそれぞれ側壁誘電フィラメン
トの下側に位置した低ドープ領域を含む第６項のトラン
ジスタ。

８、前記半導体層が前記絶縁膜上に位置したメサである
第１項のトランジスタ。

９、前記ボディノード部の第２側面に隣接して配設され
た前記第１の導電形の第２接触領域をさらに備えた第８
項のトランジスタ。

ＩＯ０前記第２接触領域が前記メサの第２エツジに隣接
して配設された第９項のトランジスタ。

■前記ボディノード部の第２側面に隣接して配設された
前記第１の導電形の第２接触領域をさらに備えた第１項
のトランジスタ。

１２、前記第２接触領域が前記半導体層の第２エフジに
隣接して配設された第１項のトランジスタ。

１３、絶縁膜上に位置する半導体層に形成されたトラン
ジスタにおいて： 前記半導体層のボディノード部上に位置するゲート電極
で、該ボディノード部が第１の導電形で、第１及び第２
側面を有する； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部の第１側面に隣接して
配設されている； 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形で、前記ボディノード部の第２側面に隣接して
配設されている； 前記半導体層の複数の接触領域で、該接触領域が前記第
１の導電形で、前記ボディノード部の第２側面に隣接し
て配設されている；及び前記接触領域の各々と前記ソー
ス領域間のオーミック接続；を備え、 前記接触領域の第１及び第２が前記半導体層のエツジに
隣接して配置されているトランジスタ。

１４、前記複数の接触領域が、前記ボディノード部の第
２側面に沿って所定より小さい距離だけ相互に離間され
ている第１３項のトランジスタ。

１５、前記半導体層が前記絶縁膜上に位置したメサであ
る第１３項のトランジスタ。

１６、前記第１及び第２接触領域が、それぞれ前記メサ
の第１及び第２エツジに沿って配設された第１５項のト
ランジスタ。

１７、前記オーミック接続が前記ソース領域と前記各接
触領域上に位置したリフラクトリ金属のシリサイド膜か
らなる第１３項のトランジスタ。

１８、絶縁膜上に重ねて形成された集積回路において： 前記絶縁膜上に位置する半導体層に形成された第１トラ
ンジスタで： 第１の導電形である前記半導体層のボディノード部； 前記ボディノード部上に位置するゲート電極； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部に隣接して配設されて
いる； 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形で、前記ドレイン領域と反対側で前記ボディノ
ード部に隣接して配設されている； 前記半導体層の接触領域で、該接触領域が前記第１の導
電形で、前記ボディノード部及び前記ソース領域に隣接
して配設されている；及び 前記接触領域と前記ソース領域間のオーミック接続； を備えた第１トランジスタ；及び 前記半導体層に形成された第２トランジスタで： 第２の導電形である前記半導体層のボディノード部； 前記ボディノード部上に位置するゲート電極； 前記半導体層のドレイン領域で、該ドレイン領域が第１
の導電形で、前記ボディノード部に隣接して配設されて
いる； 前記半導体層のソース領域で、該ソース領域が前記第１
の導電形で、前記ドレイン領域と反対側で前記ボディノ
ード部に隣接して配設されている； 前記半導体層の接触領域で、該接触領域が前記第２の導
電形で、前記ボディノード部及び前記ソース領域に隣接
して配設されている；及び 前記接触領域と前記ソース領域間のオーミック接続； を備えた第２トランジスタ；及び を備えた集積回路。

１９、前記第１及び第２トランジスタのオーミック接続
が各々、前記第１及び第２トランジスタのソース領域及
び接触領域上に位置したリフラクトリ金属のシリサイド
膜からなる第１８項の集積回路。

２０、前記第１トランジスタが前記絶縁膜上に位置した
第１の半導体メサ内に形成され；さらに前記第２トラン
ジスタが前記絶縁膜上に位置した第２の半導体メサ内に
形成されている第１８項の集積回路。

２１、前記ゲート電極の両側面に沿って配設された側壁
誘電フィラメントをさらに備えた第１８項の集積回路。

２２、前記ドレイン領域が、前記半導体層の第１側面に
隣接し側壁誘電フィラメントの下側に位置した低ドープ
領域を含む第２１項の集積回路。

２３、前記ソース及び第１接触領域が各々、前記ボディ
ノード部の第２側面に隣接しそれぞれ側壁誘電フィラメ
ントの下側に位置した低ドープ領域を含む第２２項の集
積回路。

２４、前記オーミック接続が前記ソース領域及び第１接
触領域上に位置したリフラクトリ金属のシリサイド膜か
らなる第２３項の集積回路。

２５、絶縁膜上に位置した半導体層に集積回路を作製す
る方法において： 前記半導体層の第１及び第２部分を画成する工程で、該
第１及び第２部分がそれぞれ第１及び第２の導電形であ
る； 前記第１及び第２部分の各々の上にゲート電極を形成す
る工程； 前記第１及び第２部分上に第１マスク層を施し、前記第
１部分上のゲート電極のソース側に隣接した接触領域を
露出し、また前記第２部分上のゲート電極のソース側に
隣接したソース及びドレイン領域を露出する一方、前記
第２部分上のゲート電極のソース側に隣接した接触領域
を被覆し、また前記第１部分上のゲート電極に隣接した
ソース及びドレイン領域を被覆する工程； 前記第１及び第２部分の露出箇所を前記第１の導電形の
ドーパントでドーピングする工程；前記第１及び第２部
分上に第２マスク層を施し、前記第２部分の接触領域及
び前記第１部分のソース及びドレイン領域を露出する一
方、前記第１部分の接触領域及び前記第２部分のソース
及びドレイン領域を被覆する工程；、前記第４及び第２
部分の露出箇所を前記第２の導電形のドーパントでドー
ピングする工程；及び 前記第１及び第２部分のソース及び接触領域上にシリサ
イド膜を形成する工程； を含む方法。

２６、前記ドーピング工程が： 前記第１マスク層によって露出された部分に前記第１の
導電形のドーパントイオンを注入する工程； 前記第２マスク層によって露出された部分に前記第２の
導電形のドーパントイオンを注入する工程；及び 注入イオンをアニールして拡散させる工程；からなる第
２５項の方法。

２７、前記ドーピング工程が、前記半導体層のドープ部
分を半導体層の全厚を通じてドープする第２５項の方法
。

２８、前記シリサイド膜を形成する工程の前に：前記ゲ
ート電極の両側面上に側壁誘電フィラメントを形成し、
ゲート電極に隣接した半導体層の一部を被覆する工程； 前記第１及び第２部分上に第３マスク層を施し、前記第
１部分の接触領域及び前記第２部分のソース及びドレイ
ン領域を露出する一方、前記第２部分の接触領域及び前
記第１部分のソース及びドレイン領域を被覆する工程； 前記第１及び第２部分の露出箇所を前記第１の導電形の
ドーパントで追加ドーピングする工程； 前記第１及び第２部分上に第４マスク層を施し、前記第
２部分の接触領域及び前記第１部分のソース及びドレイ
ン領域を露出する一方、前記第１部分の接触領域及び前
記第２部分のソース及びドレイン領域を被覆する工程；
及び前記第１及び第２部分の露出箇所を前記第２の導電
形のドーパントで追加ドーピングする工程； をさらに含む第２５項の方法。

２９、前記追加ドーピング工程が前記ドーピング工程よ
り高く半導体層をドープする第２８項の方法。

３０、前記画成工程が前記絶縁膜上に半導体層メサを形
成することからなる第２５項の方法。

３１、絶縁膜上に位置する半導体層に形成されたトラン
ジスタにおいて： 前記半導体層のボディノード部上に位置するゲート電極
で、該ボディノード部が第１の導電形で第１及び第２側
面を有し、該ゲート電極が前記絶縁膜と反対側の前記半
導体層の表面上に位置する； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部の第１側面に隣接して
配設されている； 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形であり、且つ： 前記ボディノード部の第２側面に隣接した第１部分；及
び 前記第１部分に隣接した第２部分で、前記第１部分より
も相対的に強（ドープされている第２部分；からなる； 前記半導体層の第１接触領域で、該第１接触領域が前記
第１の導電形であり、前記ソース領域の第１部分と前記
ソース領域の第２部分との間で前記ゲート電極と直角の
方向に前記半導体層の表面に配設され、第１接触領域が
前記ボディノード部と接触するように前記ソース領域の
第１部分より深い深さを有する；及び 前記第１接触領域と前記ソース領域間のオーミック接続
； を備えたトランジスタ。

３２、前記オーミック接続が前記ソース領域の第１部分
と前記第１接触領域上に位置したリフラクトリ金属のシ
リサイド膜からなる第３１項のトランジスタ。

３３、前記ドレイン、ソース及び第１接触領域が前記半
導体層の全厚を貫いて延びている第３２項のトランジス
タ。

３４、前記ゲート電極と前記ボディノード部間に配設さ
れたゲート誘導層をさらに備えた第３１項のトランジス
タ。

３５．前記ゲート電極に隣接した側壁誘電フィラメント
をさらに備えた第３１項のトランジスタ。

３６、前記ドレイン領域が： 前記ボディノード部の第１側面に隣接した第１部分；及
び 前記第１部分に隣接した第２部分で、前記第１部分より
も相対的に強くドープされている第２部分； からなる第３１項のトランジスタ。

３７、前記オーミック接続が前記ソース領域の深い部分
と前記第１接触領域上に位置したリフラクトリ金属のシ
リサイド膜からなる第３６項のトランジスタ。

３８、前記半導体層が前記絶縁膜上に位置したメサであ
る第３１項のトランジスタ。

３９、前記第１接触領域が前記メサの第１エツジに隣接
して配設されている第３８項のトランジスタ。

４０、前記第１の導電形でり、前記ソース領域の第１部
分と前記ソース領域の第２部分との間で前記メサの第２
エツジに沿って前記半導体層の表面に配設され、前記ボ
ディノード部と接触するように前記ソース領域の第１部
分より深い深さを有する第２接触領域をさらに備えた第
３９項のトランジスタ。

４１、前記第１の導電形であり、前記ソース領域の第２
部分に隣接して前記ゲート電極と直角な方向に前記半導
体層の表面に配設され、前記ボディノード部と接触する
ように前記ソース領域の第１部分より深い深さを有する
第２接触領域をさらに備えた第３１項のトランジスタ。

４２、前記半導体層が前記絶縁膜上に位置したメサであ
り； 前記第２接触領域が前記メサのエツジに隣接して配設さ
れており；さらに 前記第２接触領域が： 前記ボディノード部の第２側面に隣接した第１部分；及
び 前記第１部分に隣接した第２部分で、前記第１部分より
も相対的に強くドープされていいる第２部分； からなる第４１項のトランジスタ。

４３、絶縁膜上に位置する半導体層に形成されたトラン
ジスタにおいて： 前記半導体層のボディノード部上に位置するゲート電極
で、該ボディノード部が第１の導電形で第１及び第２側
面を有し、該ゲート電極が前記絶縁膜と反対側の前記半
導体層の表面上に位置する； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部の第１側面に隣接して
配設されている； 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形であり、且つ； 前記ボディノード部の第２側面に隣接した低ドープ部分
；及び 前記ドープ部分に隣接した高ドープ部分で、前記半導体
層の表面から前記低ドープ部分よりも深くまで延びてい
る高ドープ部分；からなる； 前記半導体層の複数の接触領域で、該接触領域が前記第
１の導電形であり、各々前記ソース領域の低ドープ部分
と前記ソース領域の高ドープ部分との間で前記ドープ電
極と直角の方向に前記半導体層の表面に配設され、また
各々接触領域が前記ボディノード部と接触するように前
記ソース領域の低ドープ部分より深い深さを有する；及
び 前記接触領域と前記ソース領域間のオーミック接続； を備えたトランジスタ。

４４、前記ボディノード部がほぼ一様にバイアスされる
ように前記複数の接触領域が相互に離間されている第４
３項のトランジスタ。

４５、前記半導体層が前記絶縁膜上に位置したメサであ
る第４３項のトランジスタ。

４６、第１接触領域が前記メサの第１エツジに隣接して
配設されている第４５項のトランジスタ。

４７、第２接触領域が前記メサの第２エツジに隣接して
配設されている第４６項のトランジスタ。

４８．絶縁膜上に重ねて形成された集積回路において； 前記絶縁膜上に位置する半導体層に形成された第１トラ
ンジスタで： 第１の導電形である前記半導体層のボディノード部； 前記絶縁膜と反対側の前記半導体層の表面で前記ボディ
ノード部上に位置するゲート電極； 前記半導体層のドレイン領域で、該ドレイン領域が第２
の導電形で、前記ボディノード部に隣接して配設されて
いる： 前記半導体層のソース領域で、該ソース領域が前記第２
の導電形で、前記ドレイン領域と反対側で前記ボディノ
ード部に隣接して配設された第１部分と、該第１部分に
隣接して配設された第２部分とを有する； 前記半導体層の接触領域で、該接触領域が前記第１の導
電形であり、前記ソース領域の第１部分と前記ソース領
域の第２部分との間で前記ゲート電極と直角の方向に前
記半導体層の表面に配設され、接触領域が前記ボディノ
ード部と接触するように前記ソース領域の第１部分より
深くまで前記半導体層の表面から延びている；及び 前記接触領域と前記ソース領域間のオーミック接続； を備えた第１トランジスタ； を備えた集積回路。

４９、前記半導体層に形成された第２トランジスタで： 第２の導電形である前記半導体層のボディノード部； 前記半導体層の表面で前記ボディノード部上に位置する
ゲート電極； 前記半導体層のドレイン領域で、該ドレイン領域が第１
の導電形で、前記ボディノード部に隣接して配設されて
いる； 前記半導体層のソース領域で、該ソース領域が前記第１
の導電形で、前記ドレイン領域と反対側で前記ボディノ
ード部に隣接して配設された第１部分と、該第１部分に
隣接して配設された第２部分とを有する； 前記半導体層の接触領域で、該接触領域が前記第２の導
電形であり、前記ソース領域の第１部分と前記ソース領
域の第２部分との間で前記ゲート電極と直角の方向に前
記半導体層の表面に配設され、接触領域が前記ボディノ
ード部と接触するように前記ソース領域の第１部分より
深くまで前記半導体層の表面から延びている；及び 前記接触領域と前記ソース領域間のオーミック接続； を備えた第２トランジスタ； をさらに備えた第４８項の集積回路。

５０、前記第１及び第２トランジスタのオーミック接続
が各々、前記第１及び第２トランジスタのソース領域の
第２部分及び接触領域上に位置したりフラクト、す金属
のシリサイド膜からなる第４８項の集積回路。

５１、前記第１トランジスタが前記絶縁膜上に位置した
第１の半導体メサ内に形成され；さらに前記第２トラン
ジスタが前記絶縁膜上に位置した第２の半導体メサ内に
形成されている第４８項の集積回路。

５２、前記ゲート電極に隣接して側壁誘電フィラメント
をさらに備えた第４８項の集積回路。

５３、絶縁股上に位置した半導体層に集積回路を作製す
る方法において： 前記半導体層の第１及び第２部分を画成する工程で、該
第１及び第２部分がそれぞれ第１及び第２の導電形であ
る； 前記第１及び第２部分の各々上にゲート電極を形成する
工程； 前記第１部分上に第１マスク層を施し、前記第１部分上
のゲート電極に隣接したソース及びドレイン領域を被覆
する工程； 前記ゲート電極に隣接した前記第２部分のソース及びド
レイン箇所を、前記第１の導電形のドーパントでドーピ
ングする工程； 前記第２部分上に第２マスク層を施し、前記第２部分の
ソース及びドレイン領域を被覆する工程； 前記ゲート電極に隣接した前記第１部分のソース及びド
レイン箇所を、前記第２の導電形のドーパントでドーピ
ングする工程； 前記ゲート電極の両側面に側壁誘電フィラメントを形成
し、前記半導体層のゲート電極に隣接した部分を被覆す
る工程； 前記第１及び第２部分上に第３マスク層を施し、前記ゲ
ート電極のソヘス側で前記側壁誘電フィラメントに隣接
した前記第１部分の接触領域と、前記第２部分のソース
及びドレイン領域とを露出する一方、前記ゲート電極の
ソース側で前記側壁誘電フィラメントに隣接した前記第
２部分の接触領域と、前記第１部分のソース及びドレイ
ン領域とを被覆する工程； 前記第１及び第２部分の露出箇所を、前記第１の導電形
のドーパントで追加ドーピング工程；前記第１及び第２
部分上に第４マスク層を施し、前記第２部分の接触領域
と前記第１部分のソース及びドレイン領域とを露出する
一方、前記第１部分の接触領域と前記第２部分のソース
及びドレイン領域とを被覆する工程； 前記第１及び第２部分の露出箇所を、前記第２の導電形
のドーパントで追加ドーピングする工程；及び 前記第１及び第２部分のソース及び接触領域上にシリサ
シイド膜を形成する工程； を含む方法。

５４、前記ドーピング工程が： 前記第１マスク層によって露出された部分に前記第１の
導電形のドーパントイオンを注入するる工程； 前記第２マスク層によって露出された部分に前記第２の
導電形のドーパントイオンを注入する工程；及び 注入イオンをアニールして拡散させる工程；からなる第
５３項の方法。

５５、前記ドーピング工程が、前記半導体層のドープ部
分を半導体層の全厚を通じてドープする第５３項の方法
。

５６、前記追加ドーピング工程が前記ドーピング工程よ
り高く半導体層をドープする第５３項の方法。

５７、前記画成工程が前記絶縁膜上に半導体層メサを形
成することからなる第５３項の方法。

５８、絶縁膜上に位置した半導体層に集積回路を作製す
る方法において： 第１の導電形である前記半導体層の活性部分を画成する
工程； 前記活性部分上にゲート電極を形成する工程；前記ゲー
ト電極に隣接した前記活性部分のソース及びドレイン箇
所を、第２の導電形のドーパントでドーピングす−る工
程； 前記ゲート電極の両側面に側壁誘電フィラメントを形成
し、前記活性部分のうち前記ゲート電極に隣接した部分
を被覆する工程； 前記活性部分上に第１マスク層を施し、前記ゲート電極
のソース側で前記側壁誘電フィラメントに隣接した前記
活性部分の接触領域を被覆する一方、前記活性部分のソ
ース及びドレイン領域を露出する工程； 前記第１マスク層によって露出されたソース及びドレイ
ン領域を前記第２の導電形のドーパントでドーピングす
る工程； 前記接触領域を露出し、前記ソース及びドレイン領域を
被覆する第２マスク層を施す工程；前記第２マスク層に
よって露出された接触領域を前記第１の導電形のドーパ
ントでドーピングする工程；及び 前記ソース及び接触領域上にシリサイド膜を形成する工
程； を含む方法。

５９、第１マスク層を施し、該第１マスク層によって露
出されたソース及びドレイン領域をドーピングする前記
工程が、第２マスク層を施して接触領域をドーピングす
る工程よりも先行する第５８項の方法。

６０、第２マスク層を施し、接触領域をドーピングする
前記工程が、第１マスク層を施し、該第１マスク層によ
って露出されたソース及びドレイン領域をドーピングす
る工程よりも先行する第５８項の方法。

６１、ゲート電極（１ｏ）のソース側（６）に、ボディ
ノード（１２）と接触する注入領域（３ｏ）を持つ絶縁
体上シリコン（Ｓｏ　Ｉ）ＭＯＳ　ｌ−ランジスタ（１
００）が開示される。ボディノード（１２）と同じ導電
形の接触領域（３ｏ）（例えばｎ−チャネルトランジス
タではｐ十領域）は、ゲート電極（１ｏ）に対して自己
整合法でソース領域（６）内に形成されている。次いで
、例えばシリサイド化によって、隣接するソース領域（
６）と接触領域（３ｏ）との間にオーミンク接続が形成
される。接触領域（３ｏ）はボディノード（１２）と同
じ導電形なので、トランジスタのソース（６）とボディ
　（１２）両ノード間には非整流オーミック接続が形成
される。ＳＯＩ　　ＣＭＯＳ技術の場合、反対導電形の
領域をマスキングするのに必要なソース／ドレイン注入
マスクが接触領域の形成に使えるので、接触領域の形成
のために追加のマスキング工程は必要ない。

【図面の簡単な説明】

第１及び２図はそれぞれ従来のＳｏｌ　　ＭＯＳトラン
ジスタの平面及び断面図、第３図はシリサイド化前の、
本発明に従って構成されたｓｏｒＭＯ３）ランジスタの
平面図、第４図はシリサイド化後の、第３図のトランジ
スタの断面図、第５ａ〜５ｅ図は本発明によるｐ−チャ
ネル及びｎ−チャネルトランジスタの各製造工程を示す
断面図、第６図は本発明の第２実施例に従って構成され
たＳＯＴ　　ＭＯＳ）ランジスタの平面図、第７図はシ
リサイド化前の、本発明の第３実施例に従って構成され
たＳＯＩ　ＭＯＳトランジスタの平面図、第８図はシリ
サイド化後の、第７図のトランジスタの断面図、第９ａ
〜９ｅ図は本発明によるｐチャネル及びｎ−チャネルト
ランジスタの各製造工程を示す断面図、第１０図は本発
明の第４実施例に従って構成されたＳＯＩ　　ＭＯ３Ｉ
−ランジスタの平面図、第１１図は本発明の第５実施例
に従って構成されたｓｏＩ　ＭＯＳトランジスタの平面
図である。 １００．２００，３００・・・・・・トランジスタ、４
・・・・・・絶縁（体）膜、５・・・・・・半導体Ｎ（
メサ）、６・・・・・・ソース領域、８・・・・・・ド
レイン領域、１ｏ・・・・・・ゲート電極、１２・・・
・・・ボディノード部、１４・・・・・・ゲート誘電層
、工６・・・・・・側壁誘電フィラメント、１８．１９
，３８．３９・・・・・・低ドープ領域、２２・・・・
・・シリサイド膜、３０・旧・・接触領域、４０゜４２
．５０．５２・旧・・マスク層。 図面の浄書（内容に変更なし） も

Claims (1)

1. 【特許請求の範囲】 絶縁膜上に位置する半導体層に形成されたトランジスタ
   において： 前記半導体層のボディノード部上に位置するゲート電極
   で、該ボディノード部が第１の導電形で、第１及び第２
   側面を有する； 前記半導体層のドレイン領域で、該ドレイン領域が第２
   の導電形で、前記ボディノード部の第１側面に隣接して
   配設されている； 前記半導体層のソース領域で、該ソース領域が前記第２
   の導電形で、前記ボディノード部の第２側面に隣接して
   配設されている； 前記半導体層の第１接触領域で、該第１接触領域が前記
   第１の導電形で、前記ボディノード部の第２側面に隣接
   して配設されている；及び 前記第１接触領域と前記ソース領域間のオーミック接続
   で、該オーミック接続が前記第１接触領域と前記ソース
   領域上のリフラクトリ金属のシリサイド膜からなる； を備えたトランジスタ。