JPH02149146A - クロツク同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、データ伝送回路に用いられるクロック同期
回路に関するものである。

［従来の技術］ 一般に、データ伝送回路では第８図（ａ）に示すように
回路相互でデータ伝送を行うとき、受端側の装置は第８
図（ｂ）に示すようにデータ信号をクロック信号によっ
て取り込んでいる。このとき、送端側から供給されるク
ロック信号には外来雑音が重畳されていることがあるの
で、そのまま使用すると誤動作をおこすことがある。こ
のため外部クロックをそのまま使用せず、外部クロック
と内部クロックとを同期させ、外部クロックの周期と等
しい周期のクロック信号を発生させ、正確なタイミング
制御を行っている。

ところが送端側から供給されるクロック信号と受端側の
クロック信号はある倍数の関係にはあるが同じ周波数で
はないことがある。この場合、第９図に示すようにクロ
ック同期回路で内部クロックと外部クロックとの同期が
とられた所望の周波数のクロック信号を作りだし、その
同期クロック信号がフリップフロップに供給され、入力
データが取り込まれ、データ処理回路に供給される。第
１０図は第９図のクロック同期回路の内部構成を示す回
路図である。

この回路は第１１図（ａ）に示す内部クロックと第１１
図（ｂ）に示す外部クロックとが供給されると、第１段
目のフリップフロップＦ／Ｆｌから第１１図（ｃ）に示
す出力が送出され、第２段目のフリップ７０ツ１Ｆ／Ｆ
２から第１１図（ｄ）に示す出力が送出されるので、最
終的には第１１図（ｅ）に示すように外部クロックの周
期に等しく、外部クロックの立ち下がり時点から内部ク
ロックの１周期分だけ遅れた時点に同期クロック信号が
出力される。

［発明が解決しようとする課Ｍ］ しかしながらこのような従来の装置は第１１図（ｂ）に
示す外部クロックに一点鎖線で示すような雑音が混入す
ると、フリップ７０ツブはパルス幅の短いものでもセッ
トされてしまうため、それが同期クロックとして出力さ
れてしまい、外部クロックとは異なる周期の同期パルス
が出力されてしまうという問題があった。

［課題を解決するための手段］ このような課題を解決するためにこの発明は、第１図に
示すように複数の状態変化過程を経た後に入力タロツク
（外部クロック）のパルス幅を弁別してクロック信号と
判定するパルス幅弁別手段と、クロック信号と判定して
から複数の状態変化を経た後に、同期クロックの発生タ
イミング（位相）を補正する位相補正手段とを備えたも
のである。

［作用］ 所定時間以上安定して供給される信号がクロック信号と
判定され、その判定が行われた所定時間後、同期クロッ
ク信号が送出される。

［実施例コ 第２図はこの発明の一実施例を示す回路図であり、ＲＯ
Ｍ１の出力およびレジスタ２は７ビツトの例で示してい
る。第３図はこのビット構成を示す図であり、記号３で
示すビットＱ１は同期クロック、記号Ｓ１で示すビット
Ｑ２からＱ４の３ビツトは外部クロックのパルス幅弁別
を行うためのステータス、記号Ｓ２で示すビットＱ５か
らＱ７の３ビツトは同期クロックの位相を補正するため
のステータスである。

パルス幅弁別のためのステータスＳ１は第４図に示すよ
うに動作する。第４図の丸印の中に示す「０」から「７
」の数字はステータスＳ１の状態であり、線上に示す数
字ｒ）［Ｊは外部クロックが「Ｈ」レベル、ｒ　Ｉ、　
、は外部クロックが「Ｌ」レベルであることを示す９図
において記号「イ」で示す部分のように、外部クロック
が「Ｌ」レベルからｒＨ，レベルに変化して安定したと
きく供給されたｒＨ，レベルの信号が継続して供給され
ているとき）にステータスＳ１の状態は０，１，２゜３
．４と変化し、記号１口」の部分に示すように「４」と
なった状態で安定し、それ以後ｒＨ，レベルの外部クロ
ックが供給され続けても、もう状態変化をおこさない。

次に記号「ハ」の部分に示すように、外部クロックがｒ
Ｈ，レベルからｒｌ＝Ｊレベルに変化して安定したとき
、ステータスＳ１は「４」の状態から５．６．７と変化
して、それ以後「Ｌ」レベルの外部クロックが供給され
続けても、もう状態変化をおこさない、このときステー
タスＳ１の状態が「３」から「４」に変わった時点でク
ロックを検出するようになっている。

しかし状態がｒｌ、から「３」までの間で供給されてい
た外部クロックが「Ｌｊレベルに転すると、ステータス
Ｓ１の状態は「１」から「３」のどの状態にあっても「
０」の状態に戻るようになっている。また「５」の状態
から「７」の状態までの間で供給されていた外部クロッ
クがｒ）（Ｊレベルに転すると５ステータスＳ１の状態
は「４」の状態に戻るようになっている。

位相をｓｒＩ御するためのステータスＳ２は第５図のよ
うになっており、第５図の丸印の中に示す「０」から「
５」の数字はステータスＳ２の状態である。このステー
タスＳ２は次のように動作する。

ステータスＳ１でクロックを検出したとき（実施例では
ステータスＳ１が「３〕の状態から「４」の状態に変わ
ったとき）にステータスＳ２は「１」の状態から「５」
の状態まで順次変化し、再び「０」の状態に安定するよ
うになっている。そしてこのステータスＳ２は「４」の
状態のときに同期クロックを出力するようになっている
。

第５図において線上に示す記号「ａ」はステータスＳ１
が［３）の状態から「４ノの状態に変化したとき、記号
「ｂ」は記号「ａ」以外の状態、記号「Ｃ」は外部状態
に無関係に状態が変化している状態を示している。

第６図は外部雑音が混入しないときの状態を示す波形図
である０時点ｔ１において第６図（ａ）に示す内部クロ
ックと、第６図（ｂ）に示す外部クロックが供給され、
第６図（Ｃ）示すようにステータスＳ１の状態が「０」
であったものが内部クロックの１周期後に状態「１」に
変化する。外部クロックはその後（ｂ）に示すようにｒ
Ｈ，レベルの状態が維持されるので、（Ｃ）に示すよう
にステータスＳ１はその状態が２．３．４と変化する。

しかし、４の状態以後は内部クロックが供給されても外
部クロックがｒＨ，レベルであるため、ステータスＳ１
の状態は「４」の以上に進行しない、ステータスＳ１が
「３」の状態から「４」の状態に変わった時点で、第６
図（ｄ）に示すようにクロック判定が行われるが、この
判定出力はステータスＳ２の状態変化をおこさせるため
のものであり、外部には出力されない。

クロック判定が行われると第６図（ｅ）に示すように内
部クロックが供給される度にステータスＳ２の状態が１
．２．３．４．５と変化してＯの状態に戻る。そしてス
テータスＳ２が５の状態のとき第６図（ｆ）に示すよう
に同期クロックが出力される。

一方、ステータスＳ１は外部クロックが「Ｌ」レベルに
転じた後は５，６，７．０と変化し、外部クロックが「
Ｌ」レベルを継続するので、それ以後は「０」の状態を
継続する。

第７図は不要信号が重畳した場合の波形図であり、第７
図（ｂ）に示すように時刻ｔ１において記号ｃｌで示す
不要信号が供給されたときステータスＳ１は「０」の状
態から「１」の状態に変化するが（１クロック周期遅れ
て変化している）、時刻ｔ２で外部クロックがｒＨ」レ
ベルから「し」レベルに変わるなめ、ステータスＳ１は
「０］の状態に戻る。記号ｃ２で示す不要信号でも同様
にステータスＳ１の状態が「０」の状態から「１」の状
態に変化するが、すぐに「０」の状態に戻り、記号ｃｌ
、ｃ２で示すような継続時間の短い不要信号が重畳して
も、その信号は無視される。　記号ｃ３で示されるよう
な継続時間の長い信号が供給された場合、ステータスＳ
１は「０」の状態から「４」の状態まで変化する。ステ
ータスＳ１は「４」の状態になった後は外部クロックが
「０」になったときに状態変化をおこす、記号ｃ３で示
す信号が供給された後にステータスＳ１は「５」の状態
になるが、記号Ｃ４で示す不要信号が供給されたときに
外部クロックがｒ　Ｈ」レベルとなるので、ステータス
Ｓ１は「４」の状態に戻る０次にステータスＳ１は「５
」の状態となるが、記号ｃ５に示す不要信号が供給され
ることよって再び「４」の状態となって記号ｃ４．ｃ５
で示す不要信号も無視される。

記号Ｃ５以降は外部クロックが「Ｌ」レベルに安定する
ため、ステータスＳ１の状態は５．６゜７．０と変化し
ていく。また、記号Ｃ３で示す信号が供給されたときで
ステータスＳ１が「３」の状態から「４」の状態に変化
したとき、記号ｃ３の信号はクロック信号であると判定
しくｄ）に示すクロック判定を行う、そしてステータス
Ｓ２が第７図（ｅ）に示すように「０」の状態から２゜
３．４．５．０の状態に変化し、ステータスＳ２が４の
状態のとき、第７図（ｆ）に示すように同期クロックを
発生するくこのときもレジスタ出力では１クロツク遅れ
るので「５」の状態のとき同期クロックが出力される）
。

したがって、記号Ｃ１からＣ５で表される不要信号が重
畳しても、同期クロックは１個だけが出力される（この
ような場合従来の方法では５個の同期クロックが出力さ
れていた）。

なお、第７図（ｆ）においてクロック信号の位置が多少
不揃いとなっているが、データの取り込みは外部クロッ
クの立ち下がりで行うものなので、特別な処理を必要と
する場合以外はデータの安定領域であれば多少クロック
信号の位置が不揃いであっても差し支えない。

［発明の効果］ 以上説明したようにこの発明は、複数の状悪変化過程を
経た後に入力クロック（外部クロック）のパルス幅を弁
別するパルス幅弁別手段と、クロック信号と判定してか
ら複数の状態変化を経た後に、同期クロックの発生タイ
ミング（位相）を補正する位相補正手段とを備えたもの
であるから短い継続時間を有する不要信号は無視され、
クロック信号が正確に検出できるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はパルス幅弁別回路と位相補正回路を構成する回路図、
第３図は第２図のビット構成を示す図、第４図はステー
タスＳ１の状態変化を示す図、第５図はステータスＳ２
の状態変化を示す図、第６図は不要信号の混入がないと
きの動作を示す各部波形図、第７図は不要信号の混入が
あるときの動作を示す各部波形図、第８図は従来の使用
方法を示す図、第９図は第８図に示す受端回路のブロッ
ク図、第１０図は第９図に示すクロック同期回路の回路
図である。第１１図は従来装置の動作を説明する各部波
形図である。 １・・・・ＲＯＭ、２・・・・レジスタ、３・・同期ク
ロック、ＳＬ、Ｓ２・・・・ステータス

Claims (1)

1. 【特許請求の範囲】 所定時間以上安定して供給される信号を弁別してクロッ
   ク信号であると判定するパルス幅弁別手段と、 クロック信号と判定してから所定時間経過後に同期クロ
   ック信号を送出する位相補正手段とを備えたことを特徴
   とするクロック同期回路。