JPH02150070A - 半導体メモリー装置 - Google Patents
半導体メモリー装置Info
- Publication number
- JPH02150070A JPH02150070A JP63304432A JP30443288A JPH02150070A JP H02150070 A JPH02150070 A JP H02150070A JP 63304432 A JP63304432 A JP 63304432A JP 30443288 A JP30443288 A JP 30443288A JP H02150070 A JPH02150070 A JP H02150070A
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- JP
- Japan
- Prior art keywords
- film
- polysilicon
- oxide film
- gate electrode
- photoresist pattern
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性の半導体メモリー装置に関するも
のである。
のである。
第２図は従来の浮遊ゲート形不揮発性の半導体メモリー
装置の製造方法を示す断面図であり、工程順に同図（Ａ
）〜（［Ｅ）で示す０図において、（１）はシリコンな
どの半導体基板、（２）は半導体基板（１）上に選択的
に形成されたフィールド酸化膜、（３）は半導体基板（
１）上の、フィールド酸化膜（２）のない所に形成され
た第１の酸化膜、（４）はフィールド酸化膜（２１およ
び第１の酸化膜（３）上に形成された第１のポリシリコ
ン膜、（９は第１のポリシリコンＩｌ！（４）上に形成
された第２の酸化膜、（６）は第２の酸化膜（５１上に
形成された第２のポリシリコン膜、（７）は第２のポリ
シリコン膜（６）上で、第１の酸化膜（３）の中央部上
に当たる所に形成されたフォトレジストパターン、（２
３）はフォトレジストパターン（７）をマスクにして形
成されたゲートで、第１の酸化膜（３）から形成された
第１のゲート酸化膜（８）、第１のポリシリコン膜（４
）から形成された浮遊ゲート電極（９）、第２の酸化膜
Ｔ５］から形成された第２のゲート酸化膜００）、第２
のポリシリコン膜（６）から形成された制御ゲート電［
！ （Ｉ＋１で構成されている。（１２）はフィールド
酸化膜（ａまたはゲート（２３）でマスクされない所の
半導体基板（１）に形成された不純物拡散層で、図にお
いてゲート（２３）の左右に形成されてその一方はソー
ス領域を、そして他方がドレーン領域を形成する。（１
３）はこれら不純物拡散層（＋２） 、ゲート（２３）
。
装置の製造方法を示す断面図であり、工程順に同図（Ａ
）〜（［Ｅ）で示す０図において、（１）はシリコンな
どの半導体基板、（２）は半導体基板（１）上に選択的
に形成されたフィールド酸化膜、（３）は半導体基板（
１）上の、フィールド酸化膜（２）のない所に形成され
た第１の酸化膜、（４）はフィールド酸化膜（２１およ
び第１の酸化膜（３）上に形成された第１のポリシリコ
ン膜、（９は第１のポリシリコンＩｌ！（４）上に形成
された第２の酸化膜、（６）は第２の酸化膜（５１上に
形成された第２のポリシリコン膜、（７）は第２のポリ
シリコン膜（６）上で、第１の酸化膜（３）の中央部上
に当たる所に形成されたフォトレジストパターン、（２
３）はフォトレジストパターン（７）をマスクにして形
成されたゲートで、第１の酸化膜（３）から形成された
第１のゲート酸化膜（８）、第１のポリシリコン膜（４
）から形成された浮遊ゲート電極（９）、第２の酸化膜
Ｔ５］から形成された第２のゲート酸化膜００）、第２
のポリシリコン膜（６）から形成された制御ゲート電［
！ （Ｉ＋１で構成されている。（１２）はフィールド
酸化膜（ａまたはゲート（２３）でマスクされない所の
半導体基板（１）に形成された不純物拡散層で、図にお
いてゲート（２３）の左右に形成されてその一方はソー
ス領域を、そして他方がドレーン領域を形成する。（１
３）はこれら不純物拡散層（＋２） 、ゲート（２３）
。
フィールド酸化膜（２）などの上に形成された酸化膜な
どの眉間絶縁膜、（１４）は眉間絶縁膜（１３）上に形
成された酸化膜などのパッシベーション膜である。
どの眉間絶縁膜、（１４）は眉間絶縁膜（１３）上に形
成された酸化膜などのパッシベーション膜である。
次に、製造方法について説明する。先ず、半導体基板（
１）に熱酸化法により酸化膜を形成し、これ３第２図（
Ａ＞のように選択的に除去してフィールド酸化膜（２）
とし、上記酸化膜の除去部に新たに第１の酸化膜（３）
を形成した後、これらを被うように、ＣＶＤ法にて第１
のポリシリコン膜（４）を形成し、これに熱拡散または
イオン注入により、例えばリンの拡散などを行う。続い
て、その上に同図（Ｂ）のように熱酸化法により第２の
酸化膜（匂を形成し、更にその上に、ＣＶＤ法により第
２のポリシリコン膜（６）を形成してこれに熱拡散でリ
ンなどを拡散させる。そして、この第２のポリシリコン
膜（６）上で、第１の酸化膜（３）の中央部上に当たる
所に写真製版によりフォトレジストパターン（７）を形
成し、これをマスクとしてエツチングにより、第１およ
び第２の酸化膜（３１、（５１、第１および第２のポリ
シリコン膜（２）、（６）を選択的に除去して、同図（
Ｃ）に示すようにそれぞれ第１および第２のゲート酸化
膜＋８）、 （１０１、浮遊ゲートｔ 極（９１、制御
ケー トに！ （１１）を形成する０次に、フォトレジ
ストパターン（７）を除去し、フィールド酸化ＷＡ（２
Ｊまたはゲー） （２３）でマスクされない所にセルフ
ァラインによりリンまたはホウ素などのイオン注入を行
い、熱拡散により拡散させて不純物拡散層（１２）を形
成する。そして、同図（Ｄ）のようにこれら全てを被う
ように、ＣＶＤ法によって酸化膜などの眉間絶縁膜（１
３）を形成し、その上に、プラズマＣＶＤ法により、同
図（Ｅ）に示すように酸化膜などのパッシベーション膜
（！４）を形成する。
１）に熱酸化法により酸化膜を形成し、これ３第２図（
Ａ＞のように選択的に除去してフィールド酸化膜（２）
とし、上記酸化膜の除去部に新たに第１の酸化膜（３）
を形成した後、これらを被うように、ＣＶＤ法にて第１
のポリシリコン膜（４）を形成し、これに熱拡散または
イオン注入により、例えばリンの拡散などを行う。続い
て、その上に同図（Ｂ）のように熱酸化法により第２の
酸化膜（匂を形成し、更にその上に、ＣＶＤ法により第
２のポリシリコン膜（６）を形成してこれに熱拡散でリ
ンなどを拡散させる。そして、この第２のポリシリコン
膜（６）上で、第１の酸化膜（３）の中央部上に当たる
所に写真製版によりフォトレジストパターン（７）を形
成し、これをマスクとしてエツチングにより、第１およ
び第２の酸化膜（３１、（５１、第１および第２のポリ
シリコン膜（２）、（６）を選択的に除去して、同図（
Ｃ）に示すようにそれぞれ第１および第２のゲート酸化
膜＋８）、 （１０１、浮遊ゲートｔ 極（９１、制御
ケー トに！ （１１）を形成する０次に、フォトレジ
ストパターン（７）を除去し、フィールド酸化ＷＡ（２
Ｊまたはゲー） （２３）でマスクされない所にセルフ
ァラインによりリンまたはホウ素などのイオン注入を行
い、熱拡散により拡散させて不純物拡散層（１２）を形
成する。そして、同図（Ｄ）のようにこれら全てを被う
ように、ＣＶＤ法によって酸化膜などの眉間絶縁膜（１
３）を形成し、その上に、プラズマＣＶＤ法により、同
図（Ｅ）に示すように酸化膜などのパッシベーション膜
（！４）を形成する。
従来の半導体メモリー装置は以上のように構成されてい
て、浮遊ゲート電極および制御ゲート電極を形成する時
に、その部分以外の第１および第２のポリシリコン膜は
除去してしまうので、この除去した部分にポリシリコン
配線を設けるときは、別途、そのための工程を必要とし
、従って、工程数が増えるなどの問題があった。
て、浮遊ゲート電極および制御ゲート電極を形成する時
に、その部分以外の第１および第２のポリシリコン膜は
除去してしまうので、この除去した部分にポリシリコン
配線を設けるときは、別途、そのための工程を必要とし
、従って、工程数が増えるなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、少ない工程数で製造できる半導体メモリー装
置を得ることを目的とする。
たもので、少ない工程数で製造できる半導体メモリー装
置を得ることを目的とする。
この発明に係る半導体メモリー装置は、浮遊ゲート電極
とポリシリコン配線を互に同じ材質で、かつ、同じ厚さ
で形成するようにしたものである。
とポリシリコン配線を互に同じ材質で、かつ、同じ厚さ
で形成するようにしたものである。
この発明における半導体メモリー装置は、浮遊ゲート電
極とポリシリコン配線は互に同じ材質。
極とポリシリコン配線は互に同じ材質。
同じ厚さであるので、両者は同一のポリシリコン膜から
同時に形成することができ、従って、ポリシリコン配線
形成のための工程を別途必要としない。
同時に形成することができ、従って、ポリシリコン配線
形成のための工程を別途必要としない。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体メモリー装置の製
造方法を示す断面図であり、工程順に同図（Ａ）〜（１
）で示す。図において、（１）〜（１２）（２３）は第
２図の従来例と同様であるのでこれらの説明は省略する
。ただし口はここでは第１のフォトレジストパターンと
称するものとする。 （１５＞は第２の酸化膜（５１上
で、フィールド酸化膜（２）上に当たる所に形成された
第２のフォトレジストパターン、（１６）は第２のフォ
トレジストパターン（１５）でマスクされる所に第１の
ポリシリコンＭ（４）から形成されたポリシリコン配線
で、フィールド酸化膜（２）上に形成されて浮遊ゲート
電極（９）とは離隔している。（１３）は不純物拡散層
（１２）、制御ゲート電極（１１）、第２の酸化膜（９
などの上に形成された酸化膜などの眉間絶縁膜、（１７
）は層間絶縁膜（１３）上に形成された第３のフォトレ
ジストパターンで開口（１８）を有している。 （＋９
１は第３のフォトレジストパターン（１７）を除去した
後の層間絶縁膜（１３）上に形成されたアルミシリコン
膜で、図において第３のフォトレジストパターン（１７
）の開口（１８）の下の部分の層間絶縁膜（１３）およ
び第２の酸化膜（５］を選択的に除去して形成されたコ
ンタクトホール（２０）において、ポリシリコン配線（
１６）とつながっている、 （２１＞はアルミシリコン
膜（１９）上に形成された第４のフォトレジストパター
ン、（２２）は第４のフォトレジストパターン（２１）
でマスクされた所以外を選択的に除去してアルミシリコ
ン膜（１９）から形成されたアルミ配線、（１４）は眉
間絶縁膜（１３）およびアルミ配線（２２）上に形成さ
れた酸化膜などのパッシベーション膜である。
図はこの発明の一実施例による半導体メモリー装置の製
造方法を示す断面図であり、工程順に同図（Ａ）〜（１
）で示す。図において、（１）〜（１２）（２３）は第
２図の従来例と同様であるのでこれらの説明は省略する
。ただし口はここでは第１のフォトレジストパターンと
称するものとする。 （１５＞は第２の酸化膜（５１上
で、フィールド酸化膜（２）上に当たる所に形成された
第２のフォトレジストパターン、（１６）は第２のフォ
トレジストパターン（１５）でマスクされる所に第１の
ポリシリコンＭ（４）から形成されたポリシリコン配線
で、フィールド酸化膜（２）上に形成されて浮遊ゲート
電極（９）とは離隔している。（１３）は不純物拡散層
（１２）、制御ゲート電極（１１）、第２の酸化膜（９
などの上に形成された酸化膜などの眉間絶縁膜、（１７
）は層間絶縁膜（１３）上に形成された第３のフォトレ
ジストパターンで開口（１８）を有している。 （＋９
１は第３のフォトレジストパターン（１７）を除去した
後の層間絶縁膜（１３）上に形成されたアルミシリコン
膜で、図において第３のフォトレジストパターン（１７
）の開口（１８）の下の部分の層間絶縁膜（１３）およ
び第２の酸化膜（５］を選択的に除去して形成されたコ
ンタクトホール（２０）において、ポリシリコン配線（
１６）とつながっている、 （２１＞はアルミシリコン
膜（１９）上に形成された第４のフォトレジストパター
ン、（２２）は第４のフォトレジストパターン（２１）
でマスクされた所以外を選択的に除去してアルミシリコ
ン膜（１９）から形成されたアルミ配線、（１４）は眉
間絶縁膜（１３）およびアルミ配線（２２）上に形成さ
れた酸化膜などのパッシベーション膜である。
次に、製造について説明する。第２図＜Ａ）、（Ｂ）で
説明したのと同様にして、第１図（Ａ）〜（Ｃ）に示す
ように半導体基板（１）上に（２）〜（２）を形成する
。続いて、第１のフォトレジストパターン（７）をマス
クとしてエツチングにより第２のポリシリコン膜（６）
を選択的に除去して第１図（Ｄ）のように制御ゲート電
極（１１）を形成し、更に、第２の酸化膜（５１上の、
フィールド酸化膜（２）上に当たる所に第２のフォトレ
ジストパターン（１５）を形成し、これと第１のフォト
レジストパターン（７）を共にマスクとして第１のポリ
シリコン膜（４）、第１および第２の酸化膜（３）。
説明したのと同様にして、第１図（Ａ）〜（Ｃ）に示す
ように半導体基板（１）上に（２）〜（２）を形成する
。続いて、第１のフォトレジストパターン（７）をマス
クとしてエツチングにより第２のポリシリコン膜（６）
を選択的に除去して第１図（Ｄ）のように制御ゲート電
極（１１）を形成し、更に、第２の酸化膜（５１上の、
フィールド酸化膜（２）上に当たる所に第２のフォトレ
ジストパターン（１５）を形成し、これと第１のフォト
レジストパターン（７）を共にマスクとして第１のポリ
シリコン膜（４）、第１および第２の酸化膜（３）。
［５１をエツチングにより選択的に除去して同図（Ｅ）
のように浮遊ゲート電極（９）、第１および第２のゲー
ト酸化膜（（へ）、０ωを形成する。次に、第２図（Ｃ
）の説明と同様にして不純物拡散層（１２）を形成する
。
のように浮遊ゲート電極（９）、第１および第２のゲー
ト酸化膜（（へ）、０ωを形成する。次に、第２図（Ｃ
）の説明と同様にして不純物拡散層（１２）を形成する
。
そして、第１図（Ｆ）に示すようにこれらの上全面にＣ
ＶＤ法により酸化膜などの眉間絶縁膜（１３）を形成し
、更にその上に、開口（１８）を有する第３のフォトレ
ジストパターン（１７）を形成する。これをマスクとし
てエツチングにより、眉間絶縁膜（１３）および第２の
酸化膜凹を選択的に除去してコンタクトホール（２０）
を形成し、第３のフォトレジストパターン（１７）を除
去した後、同図（Ｇ）にように、コンタクトホール（２
０）も含めて層間絶縁ＷＡ（＋３）を被うようにスパッ
タリングによりアルミシリコン膜（１９）を形成し、そ
の上に第４のフォトレジストパターン（２１）を形成す
る。次に、これをマスクとしてエツチングにより、同図
（旧のように、アルミシリコン膜（１９）を選択的に除
去してアルミ配線（２２）を形成する。そして、同図（
りのように、このアルミ配線（２２）および眉間絶縁膜
（１３）を被うよう、プラズマＣＶＤにより酸化膜など
のパッシベーション膜を形成する。
ＶＤ法により酸化膜などの眉間絶縁膜（１３）を形成し
、更にその上に、開口（１８）を有する第３のフォトレ
ジストパターン（１７）を形成する。これをマスクとし
てエツチングにより、眉間絶縁膜（１３）および第２の
酸化膜凹を選択的に除去してコンタクトホール（２０）
を形成し、第３のフォトレジストパターン（１７）を除
去した後、同図（Ｇ）にように、コンタクトホール（２
０）も含めて層間絶縁ＷＡ（＋３）を被うようにスパッ
タリングによりアルミシリコン膜（１９）を形成し、そ
の上に第４のフォトレジストパターン（２１）を形成す
る。次に、これをマスクとしてエツチングにより、同図
（旧のように、アルミシリコン膜（１９）を選択的に除
去してアルミ配線（２２）を形成する。そして、同図（
りのように、このアルミ配線（２２）および眉間絶縁膜
（１３）を被うよう、プラズマＣＶＤにより酸化膜など
のパッシベーション膜を形成する。
なお、第１のポリシリコン膜４）として、従来から用い
られている低抵抗ポリシリコン！（シート抵抗的３５Ω
）を用いてもよいし、高抵抗ポリシリコン膜（シート抵
抗的１０１０Ω）を用いて高抵抗のポリシリコン配線（
１６）を形成するようにしてもよい、また、上記実施例
では、制御ゲート電極（１１）は第２のポリシリコン膜
（６）から形成したが、モリブデンやそのシリサイドな
どの高融点材料を用いた場合も同様の効果がある。
られている低抵抗ポリシリコン！（シート抵抗的３５Ω
）を用いてもよいし、高抵抗ポリシリコン膜（シート抵
抗的１０１０Ω）を用いて高抵抗のポリシリコン配線（
１６）を形成するようにしてもよい、また、上記実施例
では、制御ゲート電極（１１）は第２のポリシリコン膜
（６）から形成したが、モリブデンやそのシリサイドな
どの高融点材料を用いた場合も同様の効果がある。
以上のように、この発明によれば、浮遊ゲート電極とポ
リシリコン配線を互に同じ材質、同じ厚さで形成するよ
うにしたので、両者は同一のポリシリコン膜から同時に
形成することができ、従って、ポリシリコン配線形成の
ための工程を別途必要とせず、製造工程数を少なくでき
る効果がある６
リシリコン配線を互に同じ材質、同じ厚さで形成するよ
うにしたので、両者は同一のポリシリコン膜から同時に
形成することができ、従って、ポリシリコン配線形成の
ための工程を別途必要とせず、製造工程数を少なくでき
る効果がある６
第１図はこの発明の一実施例による半導体メモリー装置
の製造方法を示す断面図、第２図は従来の半導体メモリ
ー装置の製造方法を示す断面図である。 図において、（１］は半導体基板、（４）は第１のポリ
シリコン膜、（９）は浮遊ゲート電極、（Ｉｔ）は制御
ゲート電極、（１２）は不純物拡散層、（１６）はポリ
シリコン配線である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図（む１） 第１図（壬の２）
の製造方法を示す断面図、第２図は従来の半導体メモリ
ー装置の製造方法を示す断面図である。 図において、（１］は半導体基板、（４）は第１のポリ
シリコン膜、（９）は浮遊ゲート電極、（Ｉｔ）は制御
ゲート電極、（１２）は不純物拡散層、（１６）はポリ
シリコン配線である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図（む１） 第１図（壬の２）
Claims (1)
- 半導体基板に形成された２つの不純物拡散層、この２つ
の不純物拡散層相互間で上記半導体基板上にポリシリコ
ンにより形成された浮遊ゲート電極、この浮遊ゲート電
極上に形成された制御ゲート電極、上記半導体基板上に
上記浮遊ゲート電極と離隔して形成されたポリシリコン
配線を備えたものにおいて、上記浮遊ゲート電極とポリ
シリコン配線を互に同じ材質で、かつ、同じ厚さで形成
したことを特徴とする半導体メモリー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304432A JPH02150070A (ja) | 1988-11-30 | 1988-11-30 | 半導体メモリー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304432A JPH02150070A (ja) | 1988-11-30 | 1988-11-30 | 半導体メモリー装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150070A true JPH02150070A (ja) | 1990-06-08 |
Family
ID=17932934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304432A Pending JPH02150070A (ja) | 1988-11-30 | 1988-11-30 | 半導体メモリー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150070A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1988
- 1988-11-30 JP JP63304432A patent/JPH02150070A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
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