JPH02151032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02151032A JPH02151032A JP30533688A JP30533688A JPH02151032A JP H02151032 A JPH02151032 A JP H02151032A JP 30533688 A JP30533688 A JP 30533688A JP 30533688 A JP30533688 A JP 30533688A JP H02151032 A JPH02151032 A JP H02151032A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000002161 passivation Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000011347 resin Substances 0.000 abstract description 15
- 229920005989 resin Polymers 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 101100520660 Drosophila melanogaster Poc1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100520662 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PBA1 gene Proteins 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特に、配線間間隙におい
て空洞が形成されたパッシベーション膜を有する半導体
装置に関する。
て空洞が形成されたパッシベーション膜を有する半導体
装置に関する。
［従来の技術］
半導体装置には、一般的に、Ａ１配線等の最上層金属配
線層上に、表面を保護し、汚染物質等の内部素子への侵
入を防ぐ目的でパッシベーション膜と呼ばれる膜が設け
られている。この従来例をその断面図である第４図を参
照して説明する。
線層上に、表面を保護し、汚染物質等の内部素子への侵
入を防ぐ目的でパッシベーション膜と呼ばれる膜が設け
られている。この従来例をその断面図である第４図を参
照して説明する。
同図に示すように、半導体基板１上には眉間絶縁ＩＮ５
！２が形成され、その上に金属配線３が形成されている
。そして、前述したパッシベーション膜４が金属配線３
と層間絶縁膜２とを覆って形成されている。その外表面
は、更にケース樹脂５で覆われている。従来、パッシベ
ーション膜としては化学的気相成長法による燐（Ｐ）ド
ープ５ｉ０２膜やプラズマ気相成長法によるＳＬ、Ｎ、
膜等がよく用いられてきた。
！２が形成され、その上に金属配線３が形成されている
。そして、前述したパッシベーション膜４が金属配線３
と層間絶縁膜２とを覆って形成されている。その外表面
は、更にケース樹脂５で覆われている。従来、パッシベ
ーション膜としては化学的気相成長法による燐（Ｐ）ド
ープ５ｉ０２膜やプラズマ気相成長法によるＳＬ、Ｎ、
膜等がよく用いられてきた。
［発明が解決しようとする問題点］
最近の半導体装置の集積度は一段と高まり、素子の寸法
は、ますます縮小化されてきている。それにともない金
属配線間容量の増大の問題が盟在化してきた。これは、
大規模メモリで特に顕著であり、例えば、大規模なＲＯ
ＭやＲＡＭでは、デイジット線間に付加される容量によ
って、読み出し速度が低下し、また、読み出し速度の読
み出しパターン依存性が増大する。
は、ますます縮小化されてきている。それにともない金
属配線間容量の増大の問題が盟在化してきた。これは、
大規模メモリで特に顕著であり、例えば、大規模なＲＯ
ＭやＲＡＭでは、デイジット線間に付加される容量によ
って、読み出し速度が低下し、また、読み出し速度の読
み出しパターン依存性が増大する。
ところが、従来のパッシベーション膜は、金属。
配線間間隙で、第４図に示すように上方に開放した状態
となっている。このなめ、この半導体装置をケース樹脂
内に封止した場合、この配線間間隙にケース樹脂が侵入
してくる。そして、この組み立てケース樹脂に用いられ
る材料の比誘電率は、通常、約４．３と大きい、一方、
ウェハ状態ではこの部分は比誘電率１の空気で満たされ
いる。このように、ウェハ状態と比較して組み立て後の
状態ではこの領域を比誘電率の高い物質が満たすことに
なるので、組み立て後には配線間容量が増大する。その
結果、以下のような問題が生じる。第１に、ウェハ状態
でのテスティングが不正確となり、ウェハ段階で組み立
て後の製品特性を予測することが困難になる。第２に、
メモリにあっては組み立て後にビット線間容量の増大に
より、サイクルタイムが長くなり、かつ、サイクルタイ
ムのパターン依存性が増大する。
となっている。このなめ、この半導体装置をケース樹脂
内に封止した場合、この配線間間隙にケース樹脂が侵入
してくる。そして、この組み立てケース樹脂に用いられ
る材料の比誘電率は、通常、約４．３と大きい、一方、
ウェハ状態ではこの部分は比誘電率１の空気で満たされ
いる。このように、ウェハ状態と比較して組み立て後の
状態ではこの領域を比誘電率の高い物質が満たすことに
なるので、組み立て後には配線間容量が増大する。その
結果、以下のような問題が生じる。第１に、ウェハ状態
でのテスティングが不正確となり、ウェハ段階で組み立
て後の製品特性を予測することが困難になる。第２に、
メモリにあっては組み立て後にビット線間容量の増大に
より、サイクルタイムが長くなり、かつ、サイクルタイ
ムのパターン依存性が増大する。
第３に、従来例のものは、パッシベーション膜の厚さを
変化させると、配線間容量が変化するので、製品におけ
る配線間容量のばらつきが大きくなるという欠点を有し
ている。これは、パッシベーション膜を厚くするほど配
線間間隙がパッシベーション膜で充填されていくために
起きる。つまり、パッシベーション膜の比誘電率は酸化
膜で３８、窒化膜で６．５と高く、金属配線間の空間が
これらの物質で充たされるに従い、配線間容量が増加す
るため起きる。
変化させると、配線間容量が変化するので、製品におけ
る配線間容量のばらつきが大きくなるという欠点を有し
ている。これは、パッシベーション膜を厚くするほど配
線間間隙がパッシベーション膜で充填されていくために
起きる。つまり、パッシベーション膜の比誘電率は酸化
膜で３８、窒化膜で６．５と高く、金属配線間の空間が
これらの物質で充たされるに従い、配線間容量が増加す
るため起きる。
よって、この発明の目的とするところは、第１に、ウェ
ハ状態と半導体装置組み立て後とで配線間容量に差がで
ないようにすることであり、第２に、配線間の容量を低
減せしめることであり、第３に、パッシベーション膜の
膜厚による配線間容量に差を生ぜしぬないようにするこ
とである。
ハ状態と半導体装置組み立て後とで配線間容量に差がで
ないようにすることであり、第２に、配線間の容量を低
減せしめることであり、第３に、パッシベーション膜の
膜厚による配線間容量に差を生ぜしぬないようにするこ
とである。
［問題点を解決するための手段］
本発明による半導体装置は、最上層の金属配線を覆うパ
ッシベーション膜が金属配線間において空洞を有してい
る。この空洞は、パッシベーション膜を形成する際の膜
生成条件を適切に設定することにより形成しうるちので
ある。
ッシベーション膜が金属配線間において空洞を有してい
る。この空洞は、パッシベーション膜を形成する際の膜
生成条件を適切に設定することにより形成しうるちので
ある。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す断面図である。半導
体基板１上には、眉間絶縁１１１２、金属配線３および
パッシベーション膜４が形成されており、そして、これ
らはケース樹脂５によって被覆されている。この実施例
の特徴は、パッシベーション膜４内に金属配線間間隙領
域に空洞６を有していることである。この空洞は、パッ
シベーション膜４により上で閉じているので、この空洞
への組み立てケース樹脂の侵入は防止されている。
体基板１上には、眉間絶縁１１１２、金属配線３および
パッシベーション膜４が形成されており、そして、これ
らはケース樹脂５によって被覆されている。この実施例
の特徴は、パッシベーション膜４内に金属配線間間隙領
域に空洞６を有していることである。この空洞は、パッ
シベーション膜４により上で閉じているので、この空洞
への組み立てケース樹脂の侵入は防止されている。
この構造は、例えば、調整された成長条件を用いた常圧
化学的気相成長法により実現できる。これを第２図によ
り説明する。第２図は、常圧化学的気相成長法による４
ｍｏ １％Ｐドープシリコンガラスを、膜厚１．０μｍ
のＡＩ配線上に成長させた場合の、成長膜下部における
垂直成長膜と水平成長膜とのなす角度θと成長温度との
ｒＩｌｊ係をドーピング材料ＰＯＣ１，およびＰＨ，を
パラ、メータとしてプロットしたものである。これによ
り成長温度を低くすること、またドーピング材料をＰＨ
３とすることにより角度θが小さくなること、つまり、
金属配線側部のパッシベーション膜厚が下部よりも上部
において厚くなることが分かる。
化学的気相成長法により実現できる。これを第２図によ
り説明する。第２図は、常圧化学的気相成長法による４
ｍｏ １％Ｐドープシリコンガラスを、膜厚１．０μｍ
のＡＩ配線上に成長させた場合の、成長膜下部における
垂直成長膜と水平成長膜とのなす角度θと成長温度との
ｒＩｌｊ係をドーピング材料ＰＯＣ１，およびＰＨ，を
パラ、メータとしてプロットしたものである。これによ
り成長温度を低くすること、またドーピング材料をＰＨ
３とすることにより角度θが小さくなること、つまり、
金属配線側部のパッシベーション膜厚が下部よりも上部
において厚くなることが分かる。
金属配線間間隙が狭い部分に対して、このような成長条
件でＰＳＧを厚く成長させると配線下部の成長よりも上
部の成長が早くなりついには上部の金属配線側部の膜ど
うしが接触する。その後は金属配線上部にのみ膜が成長
していき金属配線間の間隙領域には空洞が形成される。
件でＰＳＧを厚く成長させると配線下部の成長よりも上
部の成長が早くなりついには上部の金属配線側部の膜ど
うしが接触する。その後は金属配線上部にのみ膜が成長
していき金属配線間の間隙領域には空洞が形成される。
実際に、１，０μｍ間隔、幅２．０μｍ、長さ１０ｍｍ
、厚さ１．０μｍのＡＩ配線に対しドーピング材料にＰ
Ｈ，を使用し、４ｍｏ １％Ｐドープシリコンガラスを
４００℃で１．５μｍの厚さに成長させた場合、空洞を
全配線長にわたり生じさせることできた。この場合、空
洞上に０．５μｍの厚さのＰドープシリコンガラスを成
長させることができた。この構造を有した半導体装置を
組み立てた場合上部からの空洞内部への樹脂の侵入は抑
えられ、また、パッシベーション膜のクラックも生じな
かった。配線端部には空洞の開放端が生じたがこの部分
からの樹脂の浸入は１０μｍであった。従って、この例
のように十分長い連続した配線間には空洞が形成され、
そしてこの部分への樹脂の浸入は実質的に起きず、配線
間容量の組み立て前後での変動は無視できるほど小さく
できた。実際に、このパッシベーション膜をマスクＲＯ
Ｍに適用したところ、ウェハ状態と組み立て後とで読み
出し速度の変動をなくすことができた。
、厚さ１．０μｍのＡＩ配線に対しドーピング材料にＰ
Ｈ，を使用し、４ｍｏ １％Ｐドープシリコンガラスを
４００℃で１．５μｍの厚さに成長させた場合、空洞を
全配線長にわたり生じさせることできた。この場合、空
洞上に０．５μｍの厚さのＰドープシリコンガラスを成
長させることができた。この構造を有した半導体装置を
組み立てた場合上部からの空洞内部への樹脂の侵入は抑
えられ、また、パッシベーション膜のクラックも生じな
かった。配線端部には空洞の開放端が生じたがこの部分
からの樹脂の浸入は１０μｍであった。従って、この例
のように十分長い連続した配線間には空洞が形成され、
そしてこの部分への樹脂の浸入は実質的に起きず、配線
間容量の組み立て前後での変動は無視できるほど小さく
できた。実際に、このパッシベーション膜をマスクＲＯ
Ｍに適用したところ、ウェハ状態と組み立て後とで読み
出し速度の変動をなくすことができた。
また、本構造のものにおいては、実施例でパッシベーシ
ョン膜を１．５μｍ堆積していたものを例えば２．０μ
ｍと更に厚く堆積しても、この膜厚の増加が配線間容量
に影響を及ぼすことはない。
ョン膜を１．５μｍ堆積していたものを例えば２．０μ
ｍと更に厚く堆積しても、この膜厚の増加が配線間容量
に影響を及ぼすことはない。
しかも、配線間に一定の空洞が存在しているため配線間
を全てパッシベーション膜あるいはケース樹脂で充填し
た場合より比ｔ１４電率の関係から配線間容量を小さく
することができる。
を全てパッシベーション膜あるいはケース樹脂で充填し
た場合より比ｔ１４電率の関係から配線間容量を小さく
することができる。
第２図は、本発明の他の実施例を示す断面図である。こ
の実施例の先の実施例との相違は、パッシベーション膜
が２層になり第１のパッシベーション膜４ａと第２のパ
ッシベーション膜４ｂから構成されていることである。
の実施例の先の実施例との相違は、パッシベーション膜
が２層になり第１のパッシベーション膜４ａと第２のパ
ッシベーション膜４ｂから構成されていることである。
先の実施例と同様のＡＩ配線を形成した後に、第１のパ
ッシベーション膜４ａとして４ｍｏ １％ＰＳＧを１．
２μｍに成長させ、その後第２のパッシベーションＷＡ
４ｂとしてプラズマ窒化膜を膜厚０，８μｍに成長させ
た。４ｍｏ Ｉ％ＰＳＧの成長条件は、先の実施例と同
じであるのでやはり空洞を生ぜしめることできた。そし
てその後プラズマ窒化膜を成長させたため空洞上部にも
厚さ０２μｍのＰＳＧと厚さ０．８μｍのプラズマ窒化
膜が積層して形成できた。
ッシベーション膜４ａとして４ｍｏ １％ＰＳＧを１．
２μｍに成長させ、その後第２のパッシベーションＷＡ
４ｂとしてプラズマ窒化膜を膜厚０，８μｍに成長させ
た。４ｍｏ Ｉ％ＰＳＧの成長条件は、先の実施例と同
じであるのでやはり空洞を生ぜしめることできた。そし
てその後プラズマ窒化膜を成長させたため空洞上部にも
厚さ０２μｍのＰＳＧと厚さ０．８μｍのプラズマ窒化
膜が積層して形成できた。
この実施例によれば、窒化膜のような耐湿性に優れ、か
つ、イオン透過に対し抵抗力を持つパッシベーション膜
材料を組み合わせて用いることにより半導体装置の信頼
度も向上できる。また、窒化膜のような比誘電率の大き
い材料を用いても、これが配線間に挿入されることがな
いので配線間容量を増大せしめることはない。
つ、イオン透過に対し抵抗力を持つパッシベーション膜
材料を組み合わせて用いることにより半導体装置の信頼
度も向上できる。また、窒化膜のような比誘電率の大き
い材料を用いても、これが配線間に挿入されることがな
いので配線間容量を増大せしめることはない。
［発明の効果］
以上説明したように本発明は、半導体装置の配線間の間
隙において空洞を有し、その上表面がほぼ平坦になされ
たパッシベーション膜を有するものであるので、本発明
によれば次の効果を奏することができる。
隙において空洞を有し、その上表面がほぼ平坦になされ
たパッシベーション膜を有するものであるので、本発明
によれば次の効果を奏することができる。
■ 組み立て工程においてケース樹脂が配線間に流れ込
むことがないので、組み立て前後で配線間容量が変化す
ることがなく、ウェハ段階での精度の高いテスティング
を行うことができる。
むことがないので、組み立て前後で配線間容量が変化す
ることがなく、ウェハ段階での精度の高いテスティング
を行うことができる。
■ パッシベーション膜の膜厚の差によって配線間容量
が変化することがなく、製品の特性のばらつきを抑える
ことができる。
が変化することがなく、製品の特性のばらつきを抑える
ことができる。
■ 配線間の間隙を高誘電率の材料で充填したものでは
ないので、配線間容量を低減させることができる。
ないので、配線間容量を低減させることができる。
第１図は、本発明の一実施例を示す断面図、第２図は、
膜成長条件と形成膜の形状に関する実験データを示す図
、第３図は、本発明の他の実施例を示す断面図、第４図
は、従来例を示す断面図である。 １・・・半導体基板、 ２・・・層間絶縁膜、 ３・・
・金属配線、 ４・・・パッシベーション膜、 ４ａ・
・・第１のパッシベーション膜、 ４ｂ・・・第２のパ
ッシベーション膜、 ５・・・ケース樹脂、 ６・・・
空洞。
膜成長条件と形成膜の形状に関する実験データを示す図
、第３図は、本発明の他の実施例を示す断面図、第４図
は、従来例を示す断面図である。 １・・・半導体基板、 ２・・・層間絶縁膜、 ３・・
・金属配線、 ４・・・パッシベーション膜、 ４ａ・
・・第１のパッシベーション膜、 ４ｂ・・・第２のパ
ッシベーション膜、 ５・・・ケース樹脂、 ６・・・
空洞。
Claims (1)
- 半導体基板と、前記半導体基板上に形成された絶縁膜と
、前記絶縁膜上に形成された複数の配線層と、前記複数
の配線層および前記絶縁膜を覆って形成されたパッシベ
ーション膜とを具備する半導体装置において、前記パッ
シベーション膜には前記配線層間において空洞が形成さ
れておりかつ前記パッシベーション膜の上表面はほぼ平
坦になされていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305336A JPH0744178B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305336A JPH0744178B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151032A true JPH02151032A (ja) | 1990-06-11 |
| JPH0744178B2 JPH0744178B2 (ja) | 1995-05-15 |
Family
ID=17943887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305336A Expired - Lifetime JPH0744178B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744178B2 (ja) |
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1988
- 1988-12-02 JP JP63305336A patent/JPH0744178B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744178B2 (ja) | 1995-05-15 |
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