JPH0215145B2 - - Google Patents
Info
- Publication number
- JPH0215145B2 JPH0215145B2 JP57223160A JP22316082A JPH0215145B2 JP H0215145 B2 JPH0215145 B2 JP H0215145B2 JP 57223160 A JP57223160 A JP 57223160A JP 22316082 A JP22316082 A JP 22316082A JP H0215145 B2 JPH0215145 B2 JP H0215145B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- output
- input
- polling
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は特にマイクロプロセツサを用いたポー
リング方式の改良に関するものである。
リング方式の改良に関するものである。
(2) 従来技術及び問題点
従来入力装置から、マイクロプロセツサにデー
タを送出する場合には、入力ポートにフラグを立
て、又マイクロプロセツサから出力装置にデータ
を送出する時は、出力ポートにフラグを立てる。
そして、データの送受が完了した時点でフラグを
リセツトする。このためマイクロプロセツサは、
データの送受が完了したか否かをチエツクするた
め、各を入出力ポートを順次ポーリングして、各
ポートにフラグが立つているか否かのチエツクを
行なつている。
タを送出する場合には、入力ポートにフラグを立
て、又マイクロプロセツサから出力装置にデータ
を送出する時は、出力ポートにフラグを立てる。
そして、データの送受が完了した時点でフラグを
リセツトする。このためマイクロプロセツサは、
データの送受が完了したか否かをチエツクするた
め、各を入出力ポートを順次ポーリングして、各
ポートにフラグが立つているか否かのチエツクを
行なつている。
このポーリングは、マイクロプロセツサのソフ
トウエアで行なわれるが、このため、ポーリング
中は、他の処理ができない欠点がある。このこと
は、入出力ポートが多くなればなる程ポーリング
処理に要する時間が長くなるので、大きな問題と
なつてくる。
トウエアで行なわれるが、このため、ポーリング
中は、他の処理ができない欠点がある。このこと
は、入出力ポートが多くなればなる程ポーリング
処理に要する時間が長くなるので、大きな問題と
なつてくる。
(3) 発明の目的と構成
本発明目的は、ポーリングをハードウエアで行
い、フラグをレジスタ上にテーブル化すること
で、ソフトウエアの負担を軽減することで、高速
ポーリング方式を提供するものである。この様な
目的は、本発明によれば、複数の端末装置からマ
イクロプロセツサにデータを送出する時と、マイ
クロプロセツサから複数の端末装置にデータを送
出する時に、その入出力ポートにフラグを立てデ
ータの送受が完了した時点でフラグをリセツト
し、データの送受が完了したか否かをマイクロプ
ロセツサによりチエツクを行う装置に於いて、該
入出力ポートからのポーリングに対して出力され
るフラグを順次セツトするシフトレジスタと、該
シフトレジスタ出力を並列信号に変換する直並列
変換手段とを設け、該マイクロプロセツサは、該
直並列変換手段を一度の読み出すことにより、複
数の該入出力ポートの状態を検出することを特徴
とするポーリング方式によつて構成される。
い、フラグをレジスタ上にテーブル化すること
で、ソフトウエアの負担を軽減することで、高速
ポーリング方式を提供するものである。この様な
目的は、本発明によれば、複数の端末装置からマ
イクロプロセツサにデータを送出する時と、マイ
クロプロセツサから複数の端末装置にデータを送
出する時に、その入出力ポートにフラグを立てデ
ータの送受が完了した時点でフラグをリセツト
し、データの送受が完了したか否かをマイクロプ
ロセツサによりチエツクを行う装置に於いて、該
入出力ポートからのポーリングに対して出力され
るフラグを順次セツトするシフトレジスタと、該
シフトレジスタ出力を並列信号に変換する直並列
変換手段とを設け、該マイクロプロセツサは、該
直並列変換手段を一度の読み出すことにより、複
数の該入出力ポートの状態を検出することを特徴
とするポーリング方式によつて構成される。
(4) 発明の実施例
以下本発明を実施例に基づいて説明する。第１
図は本発明の実施例を、第２図はそのタイムチヤ
ートをそれぞれ示す。図中ASはアドレス走査回
路、WGは書込みパルス発生回路、Ｉ／O0〜Ｉ／
O7は入出力装置、SFTはシフトレジスタ、REG
は内部レジスタである。
図は本発明の実施例を、第２図はそのタイムチヤ
ートをそれぞれ示す。図中ASはアドレス走査回
路、WGは書込みパルス発生回路、Ｉ／O0〜Ｉ／
O7は入出力装置、SFTはシフトレジスタ、REG
は内部レジスタである。
以下第２図のタイムチヤートに従つて動作を説
明する。
明する。
第１図中のアドレス走査回路ASには、マイク
ロプロセツサのクロツクMPUCLKが入力し、入
出力回路Ｉ／O0〜7の選択アドレスADDRを発生
する。入出力回路Ｉ／O0〜7は、アドレスデコー
ダを内蔵し、各Ｉ／Ｏの設定アドレスと、選択ア
ドレスADDRが一致した場合のみ、Ｉ／Ｏの状
態を表わすフラグＦを出力する。シフトレジスタ
SFTは、フラグＦを入力し、クロツクMPUCLK
に同期して内部レジスタREGに書き込み、同時
にシフトしシリアルパラレル変換を行う。書込み
パルス発生回路WGは、内部レジスタREGの書込
み用パルス発生回路であり、選択アドレス
ADDR、クロツクMPUCLKを入力とする。内部
レジスタREGには書込みパルスWEで第２図で示
されるようなタイミングでフラグＦ１〜Ｆ７が書
込まれる。
ロプロセツサのクロツクMPUCLKが入力し、入
出力回路Ｉ／O0〜7の選択アドレスADDRを発生
する。入出力回路Ｉ／O0〜7は、アドレスデコー
ダを内蔵し、各Ｉ／Ｏの設定アドレスと、選択ア
ドレスADDRが一致した場合のみ、Ｉ／Ｏの状
態を表わすフラグＦを出力する。シフトレジスタ
SFTは、フラグＦを入力し、クロツクMPUCLK
に同期して内部レジスタREGに書き込み、同時
にシフトしシリアルパラレル変換を行う。書込み
パルス発生回路WGは、内部レジスタREGの書込
み用パルス発生回路であり、選択アドレス
ADDR、クロツクMPUCLKを入力とする。内部
レジスタREGには書込みパルスWEで第２図で示
されるようなタイミングでフラグＦ１〜Ｆ７が書
込まれる。
一方マイクロプロセツサは読出しパルスREを
内部レジスタREGに入力し、内部レジスタREG
の内容をデータバスDBUSを通して読出す。
内部レジスタREGに入力し、内部レジスタREG
の内容をデータバスDBUSを通して読出す。
(5) 発明の効果
以上の如く、本発明によれば、１回のポーリン
グでｎ個の入出力装置の状態ビツトを参照する事
ができ、従来の全ソフトウエア処理方式がｎ回の
ポーリングを必要とするのに比べて、格段に実行
時間を短縮する事ができる。
グでｎ個の入出力装置の状態ビツトを参照する事
ができ、従来の全ソフトウエア処理方式がｎ回の
ポーリングを必要とするのに比べて、格段に実行
時間を短縮する事ができる。
第１図は本発明の実施例を示す図、第２図は本
発明の実施例を説明するためのタイムチヤートで
ある。図中Ｉ／O0〜Ｉ／O7は入出力装置、SFT
はシフトレジスタ、REGは内部レジスタ、ASは
アドレス走査回路、WGは書込みパルス発生回路
である。
発明の実施例を説明するためのタイムチヤートで
ある。図中Ｉ／O0〜Ｉ／O7は入出力装置、SFT
はシフトレジスタ、REGは内部レジスタ、ASは
アドレス走査回路、WGは書込みパルス発生回路
である。
Claims (1)
- 【特許請求の範囲】 １ 複数の端末装置からマイクロプロセツサにデ
ータを送出する時と、マイクロプロセツサから複
数の端末装置にデータを送出する時に、その入出
力ポートにフラグを立てデータの送受が完了した
時点でフラグをリセツトし、データの送受が完了
したか否かをマイクロプロセツサによりチエツク
を行う装置に於いて、 該入出力ポートからのポーリングに対して出力
されるフラグを順次セツトするシフトレジスタ
と、該シフトレジスタ出力を並列信号に変換する
直並列変換手段とを設け、 該マイクロプロセツサは、該直並列変換手段を
一度の読み出すことにより、複数の該入出力ポー
トの状態を検出することを特徴とするポーリング
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22316082A JPS59122041A (ja) | 1982-12-20 | 1982-12-20 | ポーリング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22316082A JPS59122041A (ja) | 1982-12-20 | 1982-12-20 | ポーリング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122041A JPS59122041A (ja) | 1984-07-14 |
| JPH0215145B2 true JPH0215145B2 (ja) | 1990-04-11 |
Family
ID=16793728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22316082A Granted JPS59122041A (ja) | 1982-12-20 | 1982-12-20 | ポーリング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122041A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652949A (en) * | 1979-10-05 | 1981-05-12 | Hitachi Ltd | Interruption control method |
| JPS57141158A (en) * | 1981-02-26 | 1982-09-01 | Fujitsu Ltd | Communication control system |
| JPS57185746A (en) * | 1981-05-11 | 1982-11-16 | Nec Corp | Information collecting system for slave station |
-
1982
- 1982-12-20 JP JP22316082A patent/JPS59122041A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59122041A (ja) | 1984-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6813732B2 (en) | Trace circuit | |
| JPH02273856A (ja) | システムバス制御方法 | |
| CN110045782B (zh) | 一种数据读写同步电路及数据读写方法 | |
| JPH0215145B2 (ja) | ||
| US6463551B1 (en) | Debug circuit and microcomputer incorporating debug circuit | |
| JPH06197009A (ja) | 出力ラッチ機能付カウンタ | |
| JP2595707B2 (ja) | メモリ装置 | |
| JPS59178667A (ja) | メモリ装置 | |
| SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
| JP2521535B2 (ja) | デ―タ転送回路 | |
| JPH01147648A (ja) | データ記憶装置 | |
| JP2002182973A (ja) | メモリインターフェースおよびその信号処理方法 | |
| JPS6316329A (ja) | 演算装置のデ−タ送出回路 | |
| JP2994906B2 (ja) | データ受信回路 | |
| JPH01109425A (ja) | Ｆｉｆｏメモリ | |
| JPH04353922A (ja) | データ変換方法 | |
| JPH06197010A (ja) | 出力ラッチ機能付カウンタ | |
| JPS60111559A (ja) | ダイヤルパルス送出回路 | |
| JPS6379441A (ja) | シリアルデ−タの送受信装置 | |
| JPS62156751A (ja) | インタ−フエ−ス回路 | |
| JPS60118964A (ja) | インタ−フェイス回路 | |
| JPH023853A (ja) | Ｃｐｕのインタフェース方法 | |
| JPH04344554A (ja) | シリアルデータ通信装置 | |
| JPH04157526A (ja) | レジスタ回路 | |
| JPH07210496A (ja) | データ転送装置 |