JPH02153248A - 内燃機関の制御装置 - Google Patents
内燃機関の制御装置Info
- Publication number
- JPH02153248A JPH02153248A JP30412888A JP30412888A JPH02153248A JP H02153248 A JPH02153248 A JP H02153248A JP 30412888 A JP30412888 A JP 30412888A JP 30412888 A JP30412888 A JP 30412888A JP H02153248 A JPH02153248 A JP H02153248A
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- Japan
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- dtc
- register
- control device
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- Pending
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- Combined Controls Of Internal Combustion Engines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内燃機関の制御装置におけるデータ転送手段を
使用するＡ／Ｄ変換に関する。
使用するＡ／Ｄ変換に関する。
従来の装置は、特開昭５５−４３２９２号公報に記載の
ように、一定周期毎に一個のアナログ入力をデジタル値
に変換していた２ 〔発明が解決しようとする課題〕 上記従来技術は一個のアナログ入力をデジタル値に変換
するとき、Ａ／Ｄ変換器の起動から変換終了までの間、
割込みをマスクしており、割込みが待たされるという問
題があった。これは、エンジンが高回転になるにつれて
、待たされる比率が大きくなり、高回転における処理能
力が低下するという問題があった。
ように、一定周期毎に一個のアナログ入力をデジタル値
に変換していた２ 〔発明が解決しようとする課題〕 上記従来技術は一個のアナログ入力をデジタル値に変換
するとき、Ａ／Ｄ変換器の起動から変換終了までの間、
割込みをマスクしており、割込みが待たされるという問
題があった。これは、エンジンが高回転になるにつれて
、待たされる比率が大きくなり、高回転における処理能
力が低下するという問題があった。
本発明はエンジンの高回転においても、プログラムの処
理能力を低下させないことを目的としている。
理能力を低下させないことを目的としている。
上記目的を達成するために、アナログ入力のデジタル変
換が終了してから、データ転送手段によりデジタル変換
値を所定のメモリに転送するようにし、かつ、Ａ／Ｄの
起動を遂次行い、−回の周期でアナログの全チャネルを
取込むようにしたものである。
換が終了してから、データ転送手段によりデジタル変換
値を所定のメモリに転送するようにし、かつ、Ａ／Ｄの
起動を遂次行い、−回の周期でアナログの全チャネルを
取込むようにしたものである。
Ａ／Ｄ変換値のデータ転送はＡ／Ｄ変換終了割込みが入
ると、自動的にデータ転送を開始するので、プログラム
はＡ／Ｄ変換器の起動だけでよいことになる。そして、
この一連の動作をアナログ入力の全チャネル行うが、Ａ
／Ｄ変換器の起動だけになるので、Ａ／Ｄ変換によるオ
ーバ・ヘッドは小さくなる。
ると、自動的にデータ転送を開始するので、プログラム
はＡ／Ｄ変換器の起動だけでよいことになる。そして、
この一連の動作をアナログ入力の全チャネル行うが、Ａ
／Ｄ変換器の起動だけになるので、Ａ／Ｄ変換によるオ
ーバ・ヘッドは小さくなる。
以下、本発明の詳細な説明する。第１図は本発明を実施
するに好適な構成を示す。本構成はマイクロプロセッサ
１０．ＲＯＭ１２、ＲＡＭ１４、Ａ／Ｄ変換器１６、マ
ルチプレクサ１８、データトランスファコントローラ（
以下、ＤＴＣという）２０、割込コントローラ２２及び
アナログ入力Ａ１〜Ａ８から成り立っている。ＲＡＭ１
４には、レジスタ情報１４２とアナログ人力Ａ１〜Ａ８
のデジタル変換値を格納するメモリＭ１〜Ｍ８が割り付
けられる。レジスタ情報１４２は転送データがバイ１−
かワードかを示すモードレジスタＭ Ｒ１転送元アドレ
スを示すソースレジスタ、転送先アドレスを示すデイス
テネーションレジスタ及び転送数を示すカウントレジス
タで構成されている。
するに好適な構成を示す。本構成はマイクロプロセッサ
１０．ＲＯＭ１２、ＲＡＭ１４、Ａ／Ｄ変換器１６、マ
ルチプレクサ１８、データトランスファコントローラ（
以下、ＤＴＣという）２０、割込コントローラ２２及び
アナログ入力Ａ１〜Ａ８から成り立っている。ＲＡＭ１
４には、レジスタ情報１４２とアナログ人力Ａ１〜Ａ８
のデジタル変換値を格納するメモリＭ１〜Ｍ８が割り付
けられる。レジスタ情報１４２は転送データがバイ１−
かワードかを示すモードレジスタＭ Ｒ１転送元アドレ
スを示すソースレジスタ、転送先アドレスを示すデイス
テネーションレジスタ及び転送数を示すカウントレジス
タで構成されている。
ＲＯＭ１２には、レジスタ情報１４２の先頭アドレスを
示すＤＴＣベクタテーブル１２２がセラ１〜される。Ａ
／Ｄ変換器１６にはアナログ入力のＡ／Ｄ変換結果が入
るレジスタＲＲがある。このＡ／Ｄ変換器の終了割込要
求信号は割込コントローラ２２に入り、ＣＰＵ１０に入
る割込要求とＤＴＣ要求に分けられる。この終了割込要
求信号がＤＴＣ要求になると、ＣＰＵｌ０は、ＤＴＣベ
クタテーブル１２２のアドレス（ここでは、レジスタ情
報１４２の先頭アドレスを示している）を取り込んで、
レジスタ情報１４２をＤＴＣ２０のＤＴレジスタ２０２
に転送する。この転送されたレジスタ情報で、ＤＴＣ２
０は、レジスタＲＲのデータを所定のメモリＭ１〜Ｍ８
に転送する。ここで、ＤＴＣ２０は１回の転送毎にＤＴ
ＣＲをディクリメントとし、カウントレジスタ（ＤＴＣ
Ｒ）が零になると、ＤＴレジスタ２０２の情報をレジ一 スタ情報１４２に送り返し、ＤＴＣ終了割込がＣＰＵｌ
０に入る。このようにして、一連の転送動作が終了する
。このようなＡ／Ｄ変換器の起動を行えば、Ａ／Ｄ変換
器のＡ／Ｄ変換時間の間、プログラムがループすること
もなくなり、他のプログラムが走ることになる。
示すＤＴＣベクタテーブル１２２がセラ１〜される。Ａ
／Ｄ変換器１６にはアナログ入力のＡ／Ｄ変換結果が入
るレジスタＲＲがある。このＡ／Ｄ変換器の終了割込要
求信号は割込コントローラ２２に入り、ＣＰＵ１０に入
る割込要求とＤＴＣ要求に分けられる。この終了割込要
求信号がＤＴＣ要求になると、ＣＰＵｌ０は、ＤＴＣベ
クタテーブル１２２のアドレス（ここでは、レジスタ情
報１４２の先頭アドレスを示している）を取り込んで、
レジスタ情報１４２をＤＴＣ２０のＤＴレジスタ２０２
に転送する。この転送されたレジスタ情報で、ＤＴＣ２
０は、レジスタＲＲのデータを所定のメモリＭ１〜Ｍ８
に転送する。ここで、ＤＴＣ２０は１回の転送毎にＤＴ
ＣＲをディクリメントとし、カウントレジスタ（ＤＴＣ
Ｒ）が零になると、ＤＴレジスタ２０２の情報をレジ一 スタ情報１４２に送り返し、ＤＴＣ終了割込がＣＰＵｌ
０に入る。このようにして、一連の転送動作が終了する
。このようなＡ／Ｄ変換器の起動を行えば、Ａ／Ｄ変換
器のＡ／Ｄ変換時間の間、プログラムがループすること
もなくなり、他のプログラムが走ることになる。
以上説明した本発明の動作を実施する一実施例をフロー
チャートにより説明する。ここでのフローチャートは一
度に全チャネルのアナログ入力をデジタル値に変換する
実施例を示す。
チャートにより説明する。ここでのフローチャートは一
度に全チャネルのアナログ入力をデジタル値に変換する
実施例を示す。
第２図は一定周期毎に動作するルーチンであり、アナロ
グ入力の最初の取込みを実施するもので、ステップ３０
０でＤＴＣ要求を可にし、ステップ３０２で最初の取込
みのために、ＲＡＭ内のレジスタ情報１４２の初期化を
行う。すなわち、モードレジスタＭＲをワード転送に（
１０ビツトＡ／Ｄ変換器のため）、ソースレジスタＳＲ
をレジスタＲＲのアドレスに、デイステネーションレジ
スタＤＲを最初の取込のための転送先アドレスであるメ
モリＭ１のアドレスに、そして、カラントレジスタＣＲ
を１にする。ステップ３０４では、アナログ入力の最初
のＡ１の変換のための起動を行い、このルーチン終了す
る。すなわち、このルーチンでは、最初のアナログ入力
のための初期化とそのＡ／Ｄ変換器の起動を行えばよい
。
グ入力の最初の取込みを実施するもので、ステップ３０
０でＤＴＣ要求を可にし、ステップ３０２で最初の取込
みのために、ＲＡＭ内のレジスタ情報１４２の初期化を
行う。すなわち、モードレジスタＭＲをワード転送に（
１０ビツトＡ／Ｄ変換器のため）、ソースレジスタＳＲ
をレジスタＲＲのアドレスに、デイステネーションレジ
スタＤＲを最初の取込のための転送先アドレスであるメ
モリＭ１のアドレスに、そして、カラントレジスタＣＲ
を１にする。ステップ３０４では、アナログ入力の最初
のＡ１の変換のための起動を行い、このルーチン終了す
る。すなわち、このルーチンでは、最初のアナログ入力
のための初期化とそのＡ／Ｄ変換器の起動を行えばよい
。
第３図は一連のアナログ入力のＡ／Ｄ変換値の取込みと
Ａ／Ｄ変換器の起動を行うルーチンである。ステップ４
００で、Ａ／Ｄ変換動作が全チャネル終了したかどうか
をサーチして、終了していなければ、ステップ４０２で
、次に起動すべきアナログ入力に対するＲＡＭの格納メ
モリのアドレス値をレジスタ情報１４２のデイステネー
ションレジスタＤＲに書く。ステップ４０４では、−回
の転送終了でレジスタ情報１４２のカウントレジスタＣ
Ｒは零になっているので、次の転送のため、カウントレ
ジスタを１にする。ステップ４０６では、次のアナログ
入力のための起動を行う。最初のステップ４００で、全
チャネルの取込みが終了したなら、ステップ４０８で、
ＤＴＣ要求を禁止状態にする。
Ａ／Ｄ変換器の起動を行うルーチンである。ステップ４
００で、Ａ／Ｄ変換動作が全チャネル終了したかどうか
をサーチして、終了していなければ、ステップ４０２で
、次に起動すべきアナログ入力に対するＲＡＭの格納メ
モリのアドレス値をレジスタ情報１４２のデイステネー
ションレジスタＤＲに書く。ステップ４０４では、−回
の転送終了でレジスタ情報１４２のカウントレジスタＣ
Ｒは零になっているので、次の転送のため、カウントレ
ジスタを１にする。ステップ４０６では、次のアナログ
入力のための起動を行う。最初のステップ４００で、全
チャネルの取込みが終了したなら、ステップ４０８で、
ＤＴＣ要求を禁止状態にする。
第２図、第３図のフローチャートで説明した一連の動作
は一定周期毎に、たとえば、プログラムを起動する基準
タイマとなるインターバル割込などのような高速な周期
で行われる。
は一定周期毎に、たとえば、プログラムを起動する基準
タイマとなるインターバル割込などのような高速な周期
で行われる。
本発明によれば、アナログ値のメモリへの取込みは、Ａ
／Ｄ変換器への起動のみで行われるので、Ａ／Ｄ変換時
間及びプログラムによる変換結果のレジスタＲＲのリー
ド動作やス１へア動作もなくなり、Ａ／Ｄ変換動作のオ
ーバ・ヘッドは必要最短時間となり、高速な処理が可能
となる。また、Ａ ／ Ｄ変換中の割込マスクもなくな
るので、割込ルーチンがＡ／Ｄ変換時間の影響を受ける
ことがなくなるので、燃料噴射は、点大タイミングなど
のゆらぎもなくなる効果がある。
／Ｄ変換器への起動のみで行われるので、Ａ／Ｄ変換時
間及びプログラムによる変換結果のレジスタＲＲのリー
ド動作やス１へア動作もなくなり、Ａ／Ｄ変換動作のオ
ーバ・ヘッドは必要最短時間となり、高速な処理が可能
となる。また、Ａ ／ Ｄ変換中の割込マスクもなくな
るので、割込ルーチンがＡ／Ｄ変換時間の影響を受ける
ことがなくなるので、燃料噴射は、点大タイミングなど
のゆらぎもなくなる効果がある。
第１図は本発明を実施する回路構成図、第２図は本発明
の一定周期毎に実行するフローチャート、第３図は本発
明のＤＴＣ終了割込ルーチンのフローチャートを示す。 １６＝−Ａ／Ｄ変換器、２０− Ｄ Ｔ Ｃ１２２・・
割込コントローラ、１２２−ＤＴＣベクタテーブル、１
４２・・レジスタ情報、２０２− Ｄ Ｔレジスタ。
の一定周期毎に実行するフローチャート、第３図は本発
明のＤＴＣ終了割込ルーチンのフローチャートを示す。 １６＝−Ａ／Ｄ変換器、２０− Ｄ Ｔ Ｃ１２２・・
割込コントローラ、１２２−ＤＴＣベクタテーブル、１
４２・・レジスタ情報、２０２− Ｄ Ｔレジスタ。
Claims (2)
- １． Ａ／Ｄ変換器とＩ／Ｏとメモリ間のデータ転送手
段を備えた内燃機関の制御装置において、定周期毎にア
ナログ入力取込みのＡ／Ｄ変換器のチヤネルを起動して
、Ａ／Ｄ変換結果をデータ転送手段により、所定のメモ
リに格納することを特徴とする内燃機関の制御装置。 - ２． 定周期毎にアナログ入力の合チヤネルをＡ／Ｄ変
換して、データ転送手段により、所定のメモリに格納す
ることを特徴とする内燃機関の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30412888A JPH02153248A (ja) | 1988-12-02 | 1988-12-02 | 内燃機関の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30412888A JPH02153248A (ja) | 1988-12-02 | 1988-12-02 | 内燃機関の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153248A true JPH02153248A (ja) | 1990-06-12 |
Family
ID=17929376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30412888A Pending JPH02153248A (ja) | 1988-12-02 | 1988-12-02 | 内燃機関の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541601A (en) * | 1993-03-19 | 1996-07-30 | Nippondenso Co., Ltd. | A/D conversion control apparatus for an internal combustion engine |
-
1988
- 1988-12-02 JP JP30412888A patent/JPH02153248A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541601A (en) * | 1993-03-19 | 1996-07-30 | Nippondenso Co., Ltd. | A/D conversion control apparatus for an internal combustion engine |
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