JPH0215343A - 中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は計算機の中央処理装置（以下、ｃｐｕ　：Ｃｅ
ｎｔｒａｌ　ＰｒｏｃｅｓｓｉｎｇＬｌｎｉｔという）
に関し、更に詳述すれば、リセットされた直後にアクセ
スする読出し専用メモリ　（以下、ＲＯＭ：Ｒｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙという）のデータ幅を小さくす
ることを可能としたＣＰＵに関する。

［従来の技術］ 第５図は例えば特開昭６０−２１５２６０号公報に開示
されている従来の計算機システムの構成を示すプロック
図である。

第５図において、２０はＣＰＵ、２１は随時読出し・書
込みメモリ　（以下、ＲＡＭ：Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙという）、２２はＲＯＭ、　　２３
は補助記憶手段としての磁気ディスク装置である。また
２４は３２ビツトのデータ幅をもつデータバスであり、
ＣＰＵ２０．　ＲＡＭ２１　、磁気ディスク装置２３と
は３２ビツトすべてが接続されており、ＲＯＭ２２上は
下位８ビツトのみが接続されている。

なお、この計算機システムではアドレスは８ビツト単位
で割り付けられている。

さて−船釣に、計算機のＣＰＵがプログラムを実行する
に際してはまず、リセット直後にＲＯＭ上に書込まれて
いるプログラムを実行する。このＲＯＦＩに書込まれて
いるプログラムは磁気ディスクなどの補助記憶装置から
本来の動作のためのプログラムをＲＡＭヘロードするた
めのプログラムである。

従って、この本来のプログラムがＲＡＭヘロードされた
後は、ＣＰＵはＲ１１Ｍ上のプログラムを実行する。

例えば第５図に示された従来の計算機システムでは、Ｃ
ＰＵ２０はリセット直後にはＲＯＭ２２をアクセスして
それに書込まれているプログラムを実行することにより
、磁気ディスク２３に記録されている本来の動作のため
のプログラムをＲＡＭ２１にロードし、その後はＲＡＭ
２１上にロードしたプログラムを実行する。

この際、この計算機システムでは、ＣＰＵ２０がＩ？Ａ
ｌ’１２１あるいは磁気ディスク装置２３をアクセスす
る場合は第６図に示す如く、８ビツトデータを４　（［
１ａ　１組で一つのワードデータとなるようにアドレス
を割り付け、３２ビツトのデータ幅として取り扱う。

しかし、ＲＯＭ２２上のプログラムはリセット直後のみ
に実行されるだけであるため、ｌｌ０Ｍ２２については
そのデータ幅を８ビツトとしておき、アドレスを第７図
に示すように割り付けて８ビツトのデータ幅でメモリを
アクセスすることにより、ｌｌ０Ｍ２２のハードウェア
量を削減している。

［発明が解決しようとする課題］ 従来の計算機システムは以上のように構成されているの
で、ＣＰＵはＲＯＭ上のプログラムを読出して実行する
場合は８ビツトのデータ幅でメモリをアクセスし、ＲＡ
Ｍ上のプログラムを読出して実行する場合は３２ビツト
のデータ幅でメモリをアクセスすることになる。

従って、従来のこの種のＣＰＵでは、第４図に示すよう
にその内部にＡＬＵＩ、　　シフタ２．内部レジスタ群
３．外部バスインターフェース４ａ、制御部５ａといっ
た一般のＣＰＵに含まれる回路の他に、８ビ７トのデー
タ幅でメモリをアクセスする手段９．３２ビツトのデー
タ幅でメモリをアクセスする手段１０及びメモリのアク
セスに際して上記２つのアクセス手段を切換えるための
手段１１が必要であると共に、アクセスするメモリ空間
が８ビツト（つまり１２０Ｍの空間）であるか３２ビツ
ト（つまりＲＡＭまたは磁気ディスク装置）であるかを
指定するビット幅措定手段１２がＣＰＵ内部あるいは外
部に必要であり、これらの各手段のためにハードウェア
量が増大するという問題点があった。

なお、第４図において、６は内部バス、７は外部データ
バス、８は制御部に含まれるマイクロプログラムｌ？Ｑ
Ｍである。

本発明は上述の如き従来のＣＰＵのハードウェア量の増
大という問題点を解消するためになされたものであり、
ＣＰＵのハードウェア量を増大させることなく、ＣＰＵ
によりリセット直後にのみアクセスされるＲＯＭのハー
ドウェア量を削減することを目的とする。

Ｕ課題を解決するための手段］ 本発明のＣＰｔ１は、リセット直後にＲＯＭ上の８ビツ
ト幅で格納された命令のデータ複数を３２ビツト幅のデ
ータに合成してＲＡＭに転送した後、その命令を実行す
るようにしたものである。

［作用］ 本発明のＣＰＵでは、命令の実行に際しては常に３２ピ
ントのデータ幅でメモリアクセスが行われる。

［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明のｃｐｕの概略の構成を示すブロック図
あり、前述の従来例を示す第４図のプロソり図と同一ま
たは相当部分には同一の参照符号を付与しである。

なお、計算器全体としての構成は第５図に示した従来例
と同様である。

図においてＣ２，３，６，７は従来のＣＰ［Ｉと同じく
それぞれＡＬＩｌ、シフタ、内部レジスフ群、内部バス
、外部データバスである。

内部レジスタ群３は内部バス６からデータを取込んで格
納し、また内部ハス６ヘデータを出力する。シフタ２は
内部バス６から取込んだ３２ビツトデータの特定のビッ
ト列をシフトして再度内部バス６へ出力する。またＡＬ
ＵＩは内部バス６から取込んだデータに所定の処理を施
し、再度内部バス６へ出力する。

４ｂは外部バスインターフェースであり、常時３２ビツ
トのデータ幅で外部データバス７を介して図示しないメ
モリ、即ちＲＡＭ２１．　ＲＯＭ２２及び補助記ｔ１手
段としての磁気ディスク装置２３等をアクセスしている
。

５ｂは制御部であり、８．１３はこの制御部５ｂに含ま
れるマイクロプログラムＲＯＭであるが、８は従来のＣ
，ＰＵ同様一般の命令の実行を制御するためのマイクロ
プログラムを格納している第１の部分であり、１３は以
下に説明する手順の実行を制御するためのマイクロプロ
グラムを格納している第２の部分である。

この本発明のＣＰＬＩは従来の計算機システムと同様、
第５図に示すようにしてＲＡＭ２１．　ＲＯＭ２２．磁
気ディスク装置２３と接圧されている。

このＲＯＭ２２には第２図に示すようにＣＰＩＩが最初
に読取る部分に、転送すべき命令が格納されているＲＯ
Ｍ２２のアドレス、以下順に転送先のＩ？ＡＭ２１　の
アドレス、転送すべき命令の数、　　ＲＡＭ上へ転送さ
れた命令の内の最初に実行すべきｌｌＡＭ２１−にのア
ドレスが格納されている。

以上のように構成された本発明のＣＰＵの動作は以下の
如くである。なお、第３図はそのデータ処理手順を示す
模式図である。

■（ａｌ リセット直後、ＣＰｕは予めハードウェアによって定め
られているＲＯＭ２２のアドレスを読取る。そこには、
上に説明したように、ＲＡＭ２１へ転送すべき命令が格
納されているＲＯＭ２２上のアドレスの下位８ビツトが
格納されているので９、ＣＰＵが読取ったデータの下位
８ビツト　（ハツチングを付しである部分）にはその値
が入り上位２４ビツトは不定となる。そこでＣＰＵは読
取った値の上位２４ビツトを内部バス６を介してＡＬＩ
ＩＩに送ってマスクした後、それを再度内部バス６を介
して内部レジスタ群３のいずれかのレジスタに記憶させ
る。この結果、内部レジスタにはハンチングが付された
下位８ビツトが有効なデータで上位２４ビツトがマスク
データ、即ち総て“０＃のデータが格納される。

■（ｂｌ、　ｆｃｌ、　（ｄｌ 次に、ＣＰＵは転送すべき命令が格納されているＲＯＭ
２２のアドレスのビット８〜１５をＲＯＭ２２から３２
ビツトデータの下位８ビツトとして読出す伽）。ＣＰＵ
はこの３２ビツトデータをＡＬｔｌｌに送って上位２４
ビツトをマスクした後（Ｃ１、シフタ２により８ビツト
左ヘシフし、再度ＡＬｔｌｌへ送って先に内部レジスタ
に格納しであるデータとの論理和をとり、その結果を内
部レジスタに戻す。この結果、内部レジスタにはｔｄ）
に示す如く、ハツチングが付された下位１６ビツトが有
効なデータで上位１６ビソトがマスクデータ、即ち総て
“Ｏ”のデータが格納される（ｄｌ。

■（ｅｌ　　ｔｒｙ、　ｆｇｌ 次に、ＣＰＵは転送すべき命令が格納されている１１０
Ｍのアドレスのビット１６〜２３をＲＯＭから３２ビツ
トデータの下位８ビツトとしてＳ売出す（ｅｌ。ＣＰＵ
はこの３２ビツトデータをＡＬｔｌｌに送って上位２４
ビツトをマスクしたｌ＆（ｆｌ、シフタ２により１６ビ
ソト左にシフトシ、再度ＡＬＵＩに送って先に内部レジ
スタに格納しである下位１６ビツトが有効なデータとの
論理和をとり、その結果を内部レジスタに戻す。この結
果、内部レジスタにはハツチングが付された下位２４ビ
ツトが有意なデータで上位８ビツトがマスクデータ、即
ち総て“０”のデータが格納されるｆｇｌ。

■（ｈｌ、　＋ＩＬ　ｆＪｌ 最後に、ＣＰＵは転送すべき命令が格納されているＩ？
０？１のアドレスの上位８ピントをＲＯＭから３２ビツ
トデータの下位８ビツトとして読出す（ｈｌ。ＣＰＩＩ
はこの３２ビソトデークをＡＬＩＩＩに送って上位２４
ビツトをマスクしたｌ＆ｆｌｌ、シフタ２により２４ビ
ツト左にシフトし、再度ＡＬＵＩに送って先に内部レジ
スタに格納しである下位２４ビツトが有効なデータとの
論理和をとり、その結果を内部レジスタに戻す。

以上により、ＣＰＵはＲＯＭ上の８ビツト毎に分割され
たデータから合成した３２ビツトのデータ、この場合は
“転送すべき命令の格納されているＲＯＭのアドレス”
を合成して得たことになる（Ｊｌ。

以下、同様にしてＣＰＵはそれぞれ３２ビツトである、
”転送する先のＲＡＭのアドレス”、“転送すべき命令
の数”、“最初に実行すべき転送されたＲＡＭ上の命令
のアドレス”を得る。その後ＣＰＵは、転送すべき命令
が格納されているＲＯＭのアドレス空間から転送すべき
命令の数だけ上述同様の方法によって８ビツト幅で格納
されている命令を３２ビット幅に合成し、転送先のＲＡ
Ｍのアドレス空間へ転送する。そしてその後、転送され
たＲＡＭ上の最初に実行すべき命令のアドレスから命令
の実行を開始する。

なお、これらの動作のためにＡＬＵ、シフタ、内部レジ
スタ及び動作を順次行なうための制御手段が必要となる
が、ＡＬＵ、シフタ、内部レジスタはＣＰＵが命令を実
行するために本来設けられているものであり、それを使
用すればよい。また、上述の制御はマイクロプログラム
によって行なわせ（Ｍるので、本発明のＣＰＵではハー
ドウェアの増加はその制御のためのマイクロプログラム
を格納するマイクロプログラムＲＯＭ１３の領域のみで
ありハードウェアとしては比較的小さな増加量である。

また、上記実施例ではＣＰＵのデータ幅が３２ビツト、
Ｉ？ＯＭのデータ幅が８ビットの例について説明したが
、それぞれのデータ幅が他の値の場合においても同様の
効果を得ることができる。たとえばＣＰＵのデータ幅は
１６ビノトでもかまわないし、６４ビツトでもよい。ま
たＲＯＭのデータ幅を１６ビツトにすることもできる。

あるいは、ＣＰＵが最初に言売取るアドレスのＲＯＭの
内容にＲＯＭのデータ幅を指定する部分を設ける構成も
可能である。

更に、転送されたＩ？ＡＭ上の最初に実行すべき命令の
アドレスは転送先のＲＡＭのアドレスと同じ値を用いる
ようにすることも可能であり、この場合にはワードデー
タの合成動作を１回省略することも可能である。

［発明の効果］ 以上のように本発明のＣＰＩＩでは、リセ・ノド直後に
ＲＯＭ上にある日ビットの命令を３２ビツトに合成して
ＲＡＭに転送後、その命令を実行するようにしたので、
ＣＰＵは常に３２ビツトのデータ幅でメモリをアクセス
することが可能になり、異なったデータ幅でメモリをア
クセスするためのハードウェアを必要とすることなく、
リセット直後にアクセスされるＲＯＭのデータ幅を小さ
くすることが可能になる。

【図面の簡単な説明】

第１図は本発明のＣＰｔ１の概略の構成を示すブロック
図、第２図は本発明のＣＰＵを用いた計算機システムの
ＲＯＭに格納されている情報を示す模式図、第３図は本
発明のＣＰｕが８ピツＩ・毎に分割されたデータから３
２ビツトのデータを合成する手順を示す模式図、第４図
は従来のＣＰＵの概略の構成を示す模式図、第５図は本
発明及び従来の計算機システムの構成を示す模式図、第
６図は従来のＣＰＵが３２ビツトのデータ幅でメモリを
アクセスする際のアドレス割り付けを示す模式図、第７
図は従来のＣＰＵが８ビツトのデータ幅でメモリをアク
セス際のアドレス割り付けを示す模式図である。 １・・−ＡＬＵ　　　２・・・シフタ　　３・・・内部
レジスタ群５ｂ・・・制御部　　２１・・・ＲＡＭ　　
　２２・・・［？０？Ｉ　　　２３・・・磁気ディスク
装置 なお、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、リセット後にＲＯＭの所定アドレスから読出したデ
   ータに従って補助記憶手段からＲＡＭへプログラムをロ
   ードすべくなした計算機の中央処理装置において、 メモリの異なる複数のアドレスから読出した複数のデー
   タについて、それぞれに含まれる任意のビット列を抽出
   するためのビット列抽出手段と、 該ビット列抽出手段により抽出された複数のビット列を
   １つのワードデータに合成するためのデータ合成手段と
   、 前記ビット列抽出手段及び前記データ合成手段を制御し
   て、リセット直後に前記ＲＯＭの予め定められたアドレ
   ス空間から複数のワードデータ情報を得、このワードデ
   ータ情報に含まれる前記補助記憶手段のアドレス値のメ
   モリ空間のデータを前記ビット列抽出手段及び前記デー
   タ合成手段を用いてプログラムデータに変換した後、前
   記ワードデータ情報に含まれる前記ＲＡＭの第１のアド
   レス値のメモリ空間に転送し、このデータ転送の終了後
   、前記ワードデータ情報に含まれるＲＡＭの第２のアド
   レス値から命令を実行を開始する制御手段と を備えたことを特徴とする計算機の中央処理装置。