JPH04312949A - 半導体装置の調整方法 - Google Patents
半導体装置の調整方法Info
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- JPH04312949A JPH04312949A JP3061746A JP6174691A JPH04312949A JP H04312949 A JPH04312949 A JP H04312949A JP 3061746 A JP3061746 A JP 3061746A JP 6174691 A JP6174691 A JP 6174691A JP H04312949 A JPH04312949 A JP H04312949A
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- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- adjusting
- bonding
- semiconductor element
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の調整方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置の調整方法を示
す斜視図であり、この図において、２は第１の配線、３
はこの第１の配線２と対向している第２の配線で、これ
ら第１，第２の配線２，３には所定個所にそれぞれ半導
体素子（図示せず）が接続されている。１０はボンディ
ングワイヤである。
す斜視図であり、この図において、２は第１の配線、３
はこの第１の配線２と対向している第２の配線で、これ
ら第１，第２の配線２，３には所定個所にそれぞれ半導
体素子（図示せず）が接続されている。１０はボンディ
ングワイヤである。
【０００３】次に、動作について説明する。第１の配線
２に接続されている半導体素子と第２の配線３に接続さ
れている半導体素子とをボンディングワイヤ１０を用い
て第１の配線２と第２の配線３の少なくとも１個所に、
それぞれボンディングボ−ルを形成し、電気的に導通さ
せ、半導体素子の性能調整を行っている。つまり、第１
，第２の配線２，３に接続されている半導体素子を直列
あるいは並列に接続し素子性能の調整を行っている。
２に接続されている半導体素子と第２の配線３に接続さ
れている半導体素子とをボンディングワイヤ１０を用い
て第１の配線２と第２の配線３の少なくとも１個所に、
それぞれボンディングボ−ルを形成し、電気的に導通さ
せ、半導体素子の性能調整を行っている。つまり、第１
，第２の配線２，３に接続されている半導体素子を直列
あるいは並列に接続し素子性能の調整を行っている。
【０００４】ここでいう半導体素子とは、図５（ａ）に
示すような第１の配線２と第２の配線３間に誘電体膜４
を挿入して図５（ｂ）に等価回路を示す容量Ｃや、図６
（ａ）のような第１，第２の配線２，３間にメタル抵抗
体１１を接続したり、あるいは図６（ｂ）のように半導
体抵抗体１２を接続した構成の図６（ｃ）に等価回路を
示す抵抗体Ｒを指す。
示すような第１の配線２と第２の配線３間に誘電体膜４
を挿入して図５（ｂ）に等価回路を示す容量Ｃや、図６
（ａ）のような第１，第２の配線２，３間にメタル抵抗
体１１を接続したり、あるいは図６（ｂ）のように半導
体抵抗体１２を接続した構成の図６（ｃ）に等価回路を
示す抵抗体Ｒを指す。
【０００５】図４に示すボンディングワイヤ１０は、図
７の（ａ）〜（ｆ）に示すような接続が行えるように第
１の配線２と第２の配線３を形成しておき、第１の配線
２と第２の配線３を必要に応じ選択的に接続し、所望の
特性が得られるようにしている。
７の（ａ）〜（ｆ）に示すような接続が行えるように第
１の配線２と第２の配線３を形成しておき、第１の配線
２と第２の配線３を必要に応じ選択的に接続し、所望の
特性が得られるようにしている。
【０００６】
【発明が解決しようとする課題】以上のように構成され
た従来の半導体装置の調整方法は、少なくとも２個所（
第１の配線２側および第２の配線３側にそれぞれ１個所
）のボンディング部分が必要となるので、素子の小型化
に対して問題となる。また、接続点数が増せば増すほど
信頼性において劣るという問題点があった。
た従来の半導体装置の調整方法は、少なくとも２個所（
第１の配線２側および第２の配線３側にそれぞれ１個所
）のボンディング部分が必要となるので、素子の小型化
に対して問題となる。また、接続点数が増せば増すほど
信頼性において劣るという問題点があった。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、請求項１の発明は、ボンディン
グの点数を減らすことができるとともに、ボンディング
部分を１個所にすることにより、ボンディングに用いる
パッド部分の面積を少なくして高信頼性の半導体装置の
調整方法を得ることを目的としている。
ためになされたもので、請求項１の発明は、ボンディン
グの点数を減らすことができるとともに、ボンディング
部分を１個所にすることにより、ボンディングに用いる
パッド部分の面積を少なくして高信頼性の半導体装置の
調整方法を得ることを目的としている。
【０００８】また、請求項２の発明は、ボンディング装
置を用いずに第１の配線と第２の配線との接続を行うよ
うにした半導体装置の調整方法を得ることを目的として
いる。
置を用いずに第１の配線と第２の配線との接続を行うよ
うにした半導体装置の調整方法を得ることを目的として
いる。
【０００９】
【課題を解決するための手段】本発明に係る請求項１に
記載の半導体装置の調整方法は、半導体素子が接続され
ている第１の配線および第２の配線を重なり部分を設け
て形成し、第１の配線と第２の配線のうち上方にある配
線を下方にある配線上におさえながらボンディング装置
を用いて接続することによって、所望の素子性能を得る
ようにしたものである。
記載の半導体装置の調整方法は、半導体素子が接続され
ている第１の配線および第２の配線を重なり部分を設け
て形成し、第１の配線と第２の配線のうち上方にある配
線を下方にある配線上におさえながらボンディング装置
を用いて接続することによって、所望の素子性能を得る
ようにしたものである。
【００１０】また、請求項２に記載の半導体装置の調整
方法は、第１の配線と第２の配線の重なる部分間に誘電
体膜を介在させておき、誘電体膜をはさんでいる第１の
配線と第２の配線間に電圧を印加し、誘電体膜を破壊す
ることにより、第１の配線と第２の配線を導通させ、所
望の素子性能を得るようにしたものである。
方法は、第１の配線と第２の配線の重なる部分間に誘電
体膜を介在させておき、誘電体膜をはさんでいる第１の
配線と第２の配線間に電圧を印加し、誘電体膜を破壊す
ることにより、第１の配線と第２の配線を導通させ、所
望の素子性能を得るようにしたものである。
【００１１】
【作用】請求項１の発明においては、第１の配線と第２
の配線の接続を第１の配線と第２の配線の重なり部分を
ボンディング装置を用いて接続する。また、請求項２の
発明においては、第１の配線および第２の配線にはさま
れた誘電体膜を電圧を印加することによって破壊し、第
１の配線と第２の配線を接続する。これによって、第１
の配線および第２の配線の延長上にある半導体素子を並
列あるいは直列に接続することによって半導体素子の特
性が調整される。
の配線の接続を第１の配線と第２の配線の重なり部分を
ボンディング装置を用いて接続する。また、請求項２の
発明においては、第１の配線および第２の配線にはさま
れた誘電体膜を電圧を印加することによって破壊し、第
１の配線と第２の配線を接続する。これによって、第１
の配線および第２の配線の延長上にある半導体素子を並
列あるいは直列に接続することによって半導体素子の特
性が調整される。
【００１２】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ），（ｂ），（ｃ）は本発明の第１の実施
例の要部の配線構造を示す図で、１は基板、２はこの基
板１の上に形成された第１の配線、３はこの第１の配線
２と重なり部分を持つ第２の配線、４は前記第１の配線
２と第２の配線３と重なっている部分を除いて配線を保
護するために設けられた誘電体膜、５はボンディングウ
エッジである。
る。図１（ａ），（ｂ），（ｃ）は本発明の第１の実施
例の要部の配線構造を示す図で、１は基板、２はこの基
板１の上に形成された第１の配線、３はこの第１の配線
２と重なり部分を持つ第２の配線、４は前記第１の配線
２と第２の配線３と重なっている部分を除いて配線を保
護するために設けられた誘電体膜、５はボンディングウ
エッジである。
【００１３】次に、この実施例の動作について説明する
。第１の配線２に接続されている半導体素子と第２の配
線３にダイボンドされている半導体素子とを、第１の配
線２と第２の配線３とが重なっている部分（図１（ａ）
，（ｂ））を、図１（ｃ）のように上部の配線（この図
においては、第１の配線２）をボンディング装置などに
よって圧着して導通させ、素子特性のコントロ−ルを行
う。
。第１の配線２に接続されている半導体素子と第２の配
線３にダイボンドされている半導体素子とを、第１の配
線２と第２の配線３とが重なっている部分（図１（ａ）
，（ｂ））を、図１（ｃ）のように上部の配線（この図
においては、第１の配線２）をボンディング装置などに
よって圧着して導通させ、素子特性のコントロ−ルを行
う。
【００１４】図２，図３は本発明の第２の実施例を示す
図で、第１の配線２と第２の配線３との間に、例えば１
００〜５００オングストロ−ム厚のＳｉＮ，ＳｉＯＮ，
ＳｉＯ２ 等からなる誘電体膜４を介在させておき、第
１の配線２と第２の配線３とを接続したいときには、第
１の配線２と第２の配線３との間に、例えばＤＣ１０〜
１００Ｖの電圧を印加し、誘電体膜４を破壊することで
第１の配線２と第２の配線３を導通部６により接続させ
（図２（ｂ））、第１の実施例の圧着する工程を代用さ
せたものである。その等価回路図を図３に示す。
図で、第１の配線２と第２の配線３との間に、例えば１
００〜５００オングストロ−ム厚のＳｉＮ，ＳｉＯＮ，
ＳｉＯ２ 等からなる誘電体膜４を介在させておき、第
１の配線２と第２の配線３とを接続したいときには、第
１の配線２と第２の配線３との間に、例えばＤＣ１０〜
１００Ｖの電圧を印加し、誘電体膜４を破壊することで
第１の配線２と第２の配線３を導通部６により接続させ
（図２（ｂ））、第１の実施例の圧着する工程を代用さ
せたものである。その等価回路図を図３に示す。
【００１５】
【発明の効果】以上説明したように、請求項１の発明に
よれば、第１の配線および第２の配線に接続された半導
体素子を、第１の配線と第２の配線の重なっている部分
をボンディング装置で圧着接続することで、半導体素子
の性能を調節できるので、接続点数を減らすことができ
、信頼性の向上が図れるとともに、接点の面積を減らす
ことができるので、半導体装置の小型化が図れる。
よれば、第１の配線および第２の配線に接続された半導
体素子を、第１の配線と第２の配線の重なっている部分
をボンディング装置で圧着接続することで、半導体素子
の性能を調節できるので、接続点数を減らすことができ
、信頼性の向上が図れるとともに、接点の面積を減らす
ことができるので、半導体装置の小型化が図れる。
【００１６】また、請求項２の発明によれば、誘電体膜
を電圧を印加して破壊することで第１の配線と第２の配
線の接続を行うため、半導体装置の素子特性を測定しな
がら調整することができるとともに、ボンディング装置
などでおさえる必要がないため、さらに、素子面積を減
らすことができる。
を電圧を印加して破壊することで第１の配線と第２の配
線の接続を行うため、半導体装置の素子特性を測定しな
がら調整することができるとともに、ボンディング装置
などでおさえる必要がないため、さらに、素子面積を減
らすことができる。
【図１】本発明の一実施例による半導体装置の調整方法
を示す図である。
を示す図である。
【図２】本発明の他の実施例を示す半導体装置の調整方
法を示す断面側面図である。
法を示す断面側面図である。
【図３】図２の等価回路図である。
【図４】従来の半導体装置の調整方法を示す斜視図であ
る。
る。
【図５】半導体素子の従来の調整用素子の例を示す図で
ある。
ある。
【図６】半導体装置の従来の調整用素子の例を示す図で
ある。
ある。
【図７】半導体装置内調整用素子の接続パタ−ンを示す
回路図である。
回路図である。
【符号の説明】
１ 基板
２ 第１の配線
３ 第２の配線
４ 誘電体膜
５ ボンディングウエッジ
６ 導通部
１０ ボンディングワイヤ
１１ メタル抵抗体
１２ 半導体抵抗体
Claims (2)
- 【請求項１】基板上に形成され、それぞれ半導体素子が
接続された第１の配線と第２の配線を備え、前記第１の
配線と第２の配線に形成された回路パタ−ンを選択的に
接続することによって、前記半導体素子の特性を調整す
る半導体装置の調整方法において、前記第１の配線と第
２の配線を重なり部分を設けて形成し、この重なり部分
において前記第１の配線と第２の配線のうち上方にある
配線を下方にある配線上におさえながらボンディング装
置により接続することによって前記半導体素子の素子特
性を調整することを特徴とする半導体装置の調整方法。 - 【請求項２】基板上に形成され、それぞれ半導体素子が
接続された第１の配線と第２の配線を備え、前記第１の
配線と第２の配線に形成された回路パタ−ンを選択的に
接続することによって、前記半導体素子の特性を調整す
る半導体装置の調整方法において、前記第１の配線と第
２の配線とが重なる部分を、この重なり部分間に誘電体
膜を介在させて形成し、前記第１の配線と第２の配線間
に電圧を印加して前記誘電体膜を電圧破壊することによ
って前記第１の配線と第２の配線を接続して前記半導体
素子の特性を調整することを特徴とする半導体装置の調
整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061746A JP2864774B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061746A JP2864774B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312949A true JPH04312949A (ja) | 1992-11-04 |
| JP2864774B2 JP2864774B2 (ja) | 1999-03-08 |
Family
ID=13180045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3061746A Expired - Lifetime JP2864774B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体装置の調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864774B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844744A (ja) * | 1981-09-11 | 1983-03-15 | Toshiba Corp | 半導体装置 |
| JPS60154654A (ja) * | 1984-01-25 | 1985-08-14 | Nec Corp | 半導体装置 |
| JPS6393132A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体装置 |
| JPH02153552A (ja) * | 1988-08-23 | 1990-06-13 | Seiko Epson Corp | 半導体素子及びその製造方法 |
| JPH02295155A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 多層配線半導体装置 |
-
1991
- 1991-03-26 JP JP3061746A patent/JP2864774B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844744A (ja) * | 1981-09-11 | 1983-03-15 | Toshiba Corp | 半導体装置 |
| JPS60154654A (ja) * | 1984-01-25 | 1985-08-14 | Nec Corp | 半導体装置 |
| JPS6393132A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 半導体装置 |
| JPH02153552A (ja) * | 1988-08-23 | 1990-06-13 | Seiko Epson Corp | 半導体素子及びその製造方法 |
| JPH02295155A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 多層配線半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864774B2 (ja) | 1999-03-08 |
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