JPH02153623A - Ｃｍｏｓ装置の入力変換回路 - Google Patents
Ｃｍｏｓ装置の入力変換回路Info
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- JPH02153623A JPH02153623A JP1093304A JP9330489A JPH02153623A JP H02153623 A JPH02153623 A JP H02153623A JP 1093304 A JP1093304 A JP 1093304A JP 9330489 A JP9330489 A JP 9330489A JP H02153623 A JPH02153623 A JP H02153623A
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- channel
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018507—Interface arrangements
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＭＯＳ用の入力変換回路に関するもので
、特にＴＴＬ入力信号のレベルをＣＭＯＳ信号のレベル
に変換する場合、ＣＭＯＳ供給電圧のレベル変化がある
にも係わらず、入力弾のＣＭＣｌ５反転ユニットのトリ
ップ電圧を一定に維持するＣＭＯＳ用の入力変換回路に
関する。
、特にＴＴＬ入力信号のレベルをＣＭＯＳ信号のレベル
に変換する場合、ＣＭＯＳ供給電圧のレベル変化がある
にも係わらず、入力弾のＣＭＣｌ５反転ユニットのトリ
ップ電圧を一定に維持するＣＭＯＳ用の入力変換回路に
関する。
最近、急激に発達している半導体技術によれば、サブミ
クロン級の素子開発の一環として、このような素子の動
作を適切に保証するため、ＣＭＯＳ供給電圧を５■から
３．３■に低下させている趨勢にある。
クロン級の素子開発の一環として、このような素子の動
作を適切に保証するため、ＣＭＯＳ供給電圧を５■から
３．３■に低下させている趨勢にある。
それ故、半導体チップの構造は５■又は３．３Ｖの供給
電圧を選択的に印加できるように設計する事例が益々増
加している。二つの電源電圧中の一方を選択して入力段
のＴＴＬレベルをＣＭＯＳ論理レベルに変換している従
来の回路を第６図に示す。
電圧を選択的に印加できるように設計する事例が益々増
加している。二つの電源電圧中の一方を選択して入力段
のＴＴＬレベルをＣＭＯＳ論理レベルに変換している従
来の回路を第６図に示す。
この入力変換回路は、反転イネーブル信号をゲートに印
加する第一ｎチャネルＭＯＳＦＥＴ Ｍ １と、このＦ
ＥＴを経由して供給電圧をソースに印加する第二ρチャ
ネルＭＯＳＦＥＴ Ｍ ２及びソースを接地した第一ｎ
チャネルＭＯＳＦＥＴ Ｍ ３から成り、両ＦＥＴＭ２
．Ｍ３のゲートにＴＴＬレベルの外部入力信号を印加し
、ドレインの共通接続点を出力端子にする第一ＣＭＯＳ
反転ユニット１０と、供給電圧をソースに印加した第三
ｐチャネルＭＯＳＦＥＴ Ｍ ６及びソースを接地した
第二〇チャネルＭＯＳＦＥＴ Ｍ ５を保有し、両ＦＥ
Ｔ Ｍ６． Ｍ５（７）ゲートには第一 ＣＭＯ８反転
ユニットＩＯの出力端を接続し、ドレインの共通接続点
を出力端子にする第二ＣＭＯＳ反転ユニット２０と、反
転イネーブル信号ＥＮＢをゲートに印加し、ドレインを
第二ＣＭＯＳ反転ユニット２０のゲート共通端に接続し
、ソースを接地した第三ｎチャネルＭＯＳＦＥＴ Ｍ７
とを備え、第二ｐチャネルＭＯＳＦＥＴ Ｍ ２のドレ
インとソースにそれぞれ第４２チヤネルＭＯ３ＦＥＴ
Ｍ ４のドレインとソースを接続し、第四ｐチャネルＭ
ＯＳＦＥＴ Ｍ ４のゲートに通常のマスキング工程に
よって作製される選択接続部ＯＬＫを介して供給電圧Ｖ
ｃｃ又は外部入力信号Ｖｉが選択的に印加される。
加する第一ｎチャネルＭＯＳＦＥＴ Ｍ １と、このＦ
ＥＴを経由して供給電圧をソースに印加する第二ρチャ
ネルＭＯＳＦＥＴ Ｍ ２及びソースを接地した第一ｎ
チャネルＭＯＳＦＥＴ Ｍ ３から成り、両ＦＥＴＭ２
．Ｍ３のゲートにＴＴＬレベルの外部入力信号を印加し
、ドレインの共通接続点を出力端子にする第一ＣＭＯＳ
反転ユニット１０と、供給電圧をソースに印加した第三
ｐチャネルＭＯＳＦＥＴ Ｍ ６及びソースを接地した
第二〇チャネルＭＯＳＦＥＴ Ｍ ５を保有し、両ＦＥ
Ｔ Ｍ６． Ｍ５（７）ゲートには第一 ＣＭＯ８反転
ユニットＩＯの出力端を接続し、ドレインの共通接続点
を出力端子にする第二ＣＭＯＳ反転ユニット２０と、反
転イネーブル信号ＥＮＢをゲートに印加し、ドレインを
第二ＣＭＯＳ反転ユニット２０のゲート共通端に接続し
、ソースを接地した第三ｎチャネルＭＯＳＦＥＴ Ｍ７
とを備え、第二ｐチャネルＭＯＳＦＥＴ Ｍ ２のドレ
インとソースにそれぞれ第４２チヤネルＭＯ３ＦＥＴ
Ｍ ４のドレインとソースを接続し、第四ｐチャネルＭ
ＯＳＦＥＴ Ｍ ４のゲートに通常のマスキング工程に
よって作製される選択接続部ＯＬＫを介して供給電圧Ｖ
ｃｃ又は外部入力信号Ｖｉが選択的に印加される。
最終的に製造されたＣＭＯＳ集積素子を供給電圧５Ｖで
使用する場合、上記第四ｐチャネルＭＯＳＦεＴＭ４の
ゲートに供給電圧５Ｖを導入するようにマスキング処理
して第四ｐチャネルＭＯＳＦＥＴ Ｍ ４をＯＦＦさせ
る。また供給電圧３．３■で使用する場合、外部入力信
号Ｖｉがゲートに供給されるようにマスキング処理して
、第四ｐチャネルＭＯ３ＦＥＴＭ４を外部入力信号Ｖｉ
のＴＴＬレベルパ０”又は°′ｌ°°によってＯＮ又は
ＯＦＦする。
使用する場合、上記第四ｐチャネルＭＯＳＦεＴＭ４の
ゲートに供給電圧５Ｖを導入するようにマスキング処理
して第四ｐチャネルＭＯＳＦＥＴ Ｍ ４をＯＦＦさせ
る。また供給電圧３．３■で使用する場合、外部入力信
号Ｖｉがゲートに供給されるようにマスキング処理して
、第四ｐチャネルＭＯ３ＦＥＴＭ４を外部入力信号Ｖｉ
のＴＴＬレベルパ０”又は°′ｌ°°によってＯＮ又は
ＯＦＦする。
従って、第一ＣＭＯＳ反転ユニット１０の利得係数比β
ｒは供給電圧５■で、 となり、供給電圧３．３■で、 となる。ここで、β１、２．β７．とβｐ４はそれぞれ
ＦＥＴ Ｍ２．Ｍ３とＭ４の利得係数を表す。
ｒは供給電圧５■で、 となり、供給電圧３．３■で、 となる。ここで、β１、２．β７．とβｐ４はそれぞれ
ＦＥＴ Ｍ２．Ｍ３とＭ４の利得係数を表す。
上記二つの式から、供給電圧が低くなると、利得係数比
も低くなり、また供給電圧が高くなると利得係数比も高
（なる。それ故、第一ＣＭＯＳ反転ユニット１０のトリ
ップ電圧ｖｔｒは、ここで、Ｋは定数である。この式か
ら、トリップ電圧は供給電圧の変化に無関係に一定に維
持されることが分かる。
も低くなり、また供給電圧が高くなると利得係数比も高
（なる。それ故、第一ＣＭＯＳ反転ユニット１０のトリ
ップ電圧ｖｔｒは、ここで、Ｋは定数である。この式か
ら、トリップ電圧は供給電圧の変化に無関係に一定に維
持されることが分かる。
但し、これ等の方式で第一ＣＭＯＳ反転ユニット１０に
連結される第一ｐチャネルＭＯＳＦＥＴ Ｍ １の幾何
学寸法は、第二及び第四ｐチャネルＭＯＳＦＥＴＭ２．
Ｍ４の幾何学寸法より充分大きい。
連結される第一ｐチャネルＭＯＳＦＥＴ Ｍ １の幾何
学寸法は、第二及び第四ｐチャネルＭＯＳＦＥＴＭ２．
Ｍ４の幾何学寸法より充分大きい。
この方式の半導体の生産ラインでは、中間段階に供給電
圧を選択するためマスキング工程が追加される難点があ
る。従って、−旦供給電圧の選択をマスキン工程で決め
ると、その後の工程管理又は製品管理は供給電圧側に行
う不便がある。
圧を選択するためマスキング工程が追加される難点があ
る。従って、−旦供給電圧の選択をマスキン工程で決め
ると、その後の工程管理又は製品管理は供給電圧側に行
う不便がある。
この発明の目的は、従来技術の上記問題点を解決するた
め、供給電圧のレベルにより第一ＣＭＯＳ反転ユニット
の利得係数比が自動的に変化するように構成し、ＣＭＯ
Ｓ集積素子を使用する時、供給電圧のレベルに無関係に
自由に使用できるＣＭＯＳ入力変換回路を提供すること
にある。
め、供給電圧のレベルにより第一ＣＭＯＳ反転ユニット
の利得係数比が自動的に変化するように構成し、ＣＭＯ
Ｓ集積素子を使用する時、供給電圧のレベルに無関係に
自由に使用できるＣＭＯＳ入力変換回路を提供すること
にある。
この発明の他の目的は、供給電圧に無関係に正確に動作
し、ＣＭＯＳ入力変換回路と一緒に一つのチップ上に製
造しうる供給電圧のレベル判断ユニットを備えたＣＭＯ
Ｓ入力変換回路を提供することにある。
し、ＣＭＯＳ入力変換回路と一緒に一つのチップ上に製
造しうる供給電圧のレベル判断ユニットを備えたＣＭＯ
Ｓ入力変換回路を提供することにある。
この発明の他の目的は、供給電圧選択する従来のマクキ
ング工程を排除して生産工程を単純化し、また製造原価
を低減するＣＭＯＳ入力変換回路を提供することにある
。
ング工程を排除して生産工程を単純化し、また製造原価
を低減するＣＭＯＳ入力変換回路を提供することにある
。
上記の目的は、この発明により、以下の構成によって解
決されている。即ち、反転イネーブル信号をゲートに印
加した第一ｐチャネルＭＯＳＦＥＴと、このＦＥＴを経
由して供給電圧をソースに印加する第二ｐチャネルＭＯ
ＳＦＥＴ及びソースを接地した第一ｎチャネルＭＯＳＦ
ＥＴを有し、第二ｐチャネル１０５ＦＥＴ及び第一ｎチ
ャネルＭＯＳＦＥＴのゲートの接続端子にＴＴＬレベル
の外部入力信号を印加し、両ＦＥＴのドレインの接続端
子を出力端子にする第一ＣＭＯＳ反転ユニットと、供給
電圧をソースに印加した第三ｐチャネルＭＯＳＦＥＴ及
びソースを接地した第一ｐチャネルＭＯＳＦＥＴを有し
、これ等のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯ
ＳＦＥＴの両ゲート端子には、前記第一ＣＭＯＳ反転ユ
ニットの出力端子が接続され、これ等のドレインの接続
端子を出力端子にする第二ＣＭＯＳ反転ユニットと、反
転イネーブル信号をゲートに印加し、ドレインを前記第
二ＣＭＯＳ反転ユニットの両ゲートの接続端子に接続し
、ソースを接地した第三ｎチャネルＭＯＳＦＥＴと、上
記第一ＣＭＯＳ反転ユニットの第二ｐチヤネルＭＯＳＦ
ＥＴのドレイン及びソースにそれぞれｐチャネルＭＯＳ
ＦＥＴのドレイン及びソースが対応接続した第一ＣＭＯ
Ｓ反転ユニットと供給電圧との間に接続される第一ｐチ
ャ・ネルＭＯＳＦＥＴの幾何学的寸法は並列接続した第
二及び第四ｐチャネルＭＯＳＦＥＴの幾何学的寸法より
充分大きく１したＣＭＯＳ装置の入力変換回路に対して
、 供給電圧を分割して所定レベルの電圧を発生させる分圧
ユニットと、分割した電圧を設定基準電圧と比較するレ
ベル比較ユニットを備え、供給電圧レベルにより上記第
四ｐチャネルＭＯ５１４ＴをＯＮ又はＯＦＦさせる供給
電圧レベルの判断ユニットを同一チップ上に集積しであ
ることによって解決している。
決されている。即ち、反転イネーブル信号をゲートに印
加した第一ｐチャネルＭＯＳＦＥＴと、このＦＥＴを経
由して供給電圧をソースに印加する第二ｐチャネルＭＯ
ＳＦＥＴ及びソースを接地した第一ｎチャネルＭＯＳＦ
ＥＴを有し、第二ｐチャネル１０５ＦＥＴ及び第一ｎチ
ャネルＭＯＳＦＥＴのゲートの接続端子にＴＴＬレベル
の外部入力信号を印加し、両ＦＥＴのドレインの接続端
子を出力端子にする第一ＣＭＯＳ反転ユニットと、供給
電圧をソースに印加した第三ｐチャネルＭＯＳＦＥＴ及
びソースを接地した第一ｐチャネルＭＯＳＦＥＴを有し
、これ等のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯ
ＳＦＥＴの両ゲート端子には、前記第一ＣＭＯＳ反転ユ
ニットの出力端子が接続され、これ等のドレインの接続
端子を出力端子にする第二ＣＭＯＳ反転ユニットと、反
転イネーブル信号をゲートに印加し、ドレインを前記第
二ＣＭＯＳ反転ユニットの両ゲートの接続端子に接続し
、ソースを接地した第三ｎチャネルＭＯＳＦＥＴと、上
記第一ＣＭＯＳ反転ユニットの第二ｐチヤネルＭＯＳＦ
ＥＴのドレイン及びソースにそれぞれｐチャネルＭＯＳ
ＦＥＴのドレイン及びソースが対応接続した第一ＣＭＯ
Ｓ反転ユニットと供給電圧との間に接続される第一ｐチ
ャ・ネルＭＯＳＦＥＴの幾何学的寸法は並列接続した第
二及び第四ｐチャネルＭＯＳＦＥＴの幾何学的寸法より
充分大きく１したＣＭＯＳ装置の入力変換回路に対して
、 供給電圧を分割して所定レベルの電圧を発生させる分圧
ユニットと、分割した電圧を設定基準電圧と比較するレ
ベル比較ユニットを備え、供給電圧レベルにより上記第
四ｐチャネルＭＯ５１４ＴをＯＮ又はＯＦＦさせる供給
電圧レベルの判断ユニットを同一チップ上に集積しであ
ることによって解決している。
供給電圧レベルの判断ユニットは、入力した分割電圧が
上記基準電圧となるしきい電圧Ｖｔｎ以下であればＯＦ
Ｆにされ、以上であればＯＮにされる第一ｎチャネルＭ
ＯＳＦＥＴと、ソースに供給電圧を印加し、ゲートにイ
ネーブル信号を印加し、ドレインに第一ｎチャネルＭＯ
ＳＦＥＴのドレインが接続されている第一ｐチャネルＭ
ＯＳＦＥＴと、ゲートに印加される上記ｎチャネルＭＯ
ＳＦＥＴのドレイン出力信号がしきい値Ｖｔｎ以下であ
ればＯＦＦにされ、以上であればＯＮにされる第一ｐチ
ャネルＭＯＳＦＥＴと、ソースに供給電圧を印加し、ゲ
ートにイネーブル信号を印加し、ドレインに第一ｐチャ
ネルＭＯＳＦＥＴのドレインが接続されている第二ｐチ
ャネルＭＯＳＦＥＴ 、ゲートにイネーブル信号を印加
し、ドレインに第一及び第一ｐチャネルＭＯＳＦＥＴの
ソースを共通接続し、ソースを接地した第三ｎチャネル
ＭＯＳＦＥＴを備え、第一ｐチャネルＭＯＳＦＥＴのド
レイン出力が第一ＣＭＯＳ内の第一ｐチャネルＭＯＳＦ
ＥＴに並列接続された第四ｐチャネル１０５ＦＥＴのゲ
ートに印加されるように連結している。
上記基準電圧となるしきい電圧Ｖｔｎ以下であればＯＦ
Ｆにされ、以上であればＯＮにされる第一ｎチャネルＭ
ＯＳＦＥＴと、ソースに供給電圧を印加し、ゲートにイ
ネーブル信号を印加し、ドレインに第一ｎチャネルＭＯ
ＳＦＥＴのドレインが接続されている第一ｐチャネルＭ
ＯＳＦＥＴと、ゲートに印加される上記ｎチャネルＭＯ
ＳＦＥＴのドレイン出力信号がしきい値Ｖｔｎ以下であ
ればＯＦＦにされ、以上であればＯＮにされる第一ｐチ
ャネルＭＯＳＦＥＴと、ソースに供給電圧を印加し、ゲ
ートにイネーブル信号を印加し、ドレインに第一ｐチャ
ネルＭＯＳＦＥＴのドレインが接続されている第二ｐチ
ャネルＭＯＳＦＥＴ 、ゲートにイネーブル信号を印加
し、ドレインに第一及び第一ｐチャネルＭＯＳＦＥＴの
ソースを共通接続し、ソースを接地した第三ｎチャネル
ＭＯＳＦＥＴを備え、第一ｐチャネルＭＯＳＦＥＴのド
レイン出力が第一ＣＭＯＳ内の第一ｐチャネルＭＯＳＦ
ＥＴに並列接続された第四ｐチャネル１０５ＦＥＴのゲ
ートに印加されるように連結している。
供給電圧レベルの判断ユニットは、上記レベル比較ユニ
ット内の二つのｐチャネルＭＯＳＦＥＴのドレイン電流
がイネーブル信号のレベルの変化に無関係に常に一定に
なるように、イネーブル信号の印加時に一定なゲート電
圧を上記二つのｐチャネルＭＯ３ＦＩ！Ｔのゲートに印
加する定電圧供給ユニットを備えている。この定電圧供
給ユニットは、ゲートにイネーブル元号を印加し、ソー
スを接地した第四ｎチャネルＭＯＳＦＥＴと、ソースに
供給電圧を印加し、ドレインに上記ｎチャネルＭＯＳＦ
ＥＴのドレインを接続し、ゲートがドレインに接続して
いる第三ｐチャネルＭＯＳＦＥＴで構成され、これ等の
ＦＥＴの両ドレインの接続端子を上記レベル比較ユニッ
ト内の二つのｐチャネルＭＯＳＦＥＴの各ゲートに接続
して構成しである。
ット内の二つのｐチャネルＭＯＳＦＥＴのドレイン電流
がイネーブル信号のレベルの変化に無関係に常に一定に
なるように、イネーブル信号の印加時に一定なゲート電
圧を上記二つのｐチャネルＭＯ３ＦＩ！Ｔのゲートに印
加する定電圧供給ユニットを備えている。この定電圧供
給ユニットは、ゲートにイネーブル元号を印加し、ソー
スを接地した第四ｎチャネルＭＯＳＦＥＴと、ソースに
供給電圧を印加し、ドレインに上記ｎチャネルＭＯＳＦ
ＥＴのドレインを接続し、ゲートがドレインに接続して
いる第三ｐチャネルＭＯＳＦＥＴで構成され、これ等の
ＦＥＴの両ドレインの接続端子を上記レベル比較ユニッ
ト内の二つのｐチャネルＭＯＳＦＥＴの各ゲートに接続
して構成しである。
更に、この発明の他の有利な構成では、反転イネーブル
信号をゲートに印加する第一ＣＭＯＳ反転ユニットの上
部にある第一ｐチャネルＭＯＳＦＥＴのドレインとソー
スに利得係数比を調整する第四ｐチャネルＭＯＳＦＥＴ
のドレインとソースがそれぞれ対応接続してあり、第一
ＣＭＯＳ反転ユニット内の第二ｐチャネルＭＯＳＦＥＴ
の幾何学的寸法は並列接続した第一ｐチャネルＭＯＳＦ
ＥＴ及び第四ｐチャネルＭＯＳＦＥＴの幾何学的寸法よ
り充分大きくして同一機能を逐行できる。
信号をゲートに印加する第一ＣＭＯＳ反転ユニットの上
部にある第一ｐチャネルＭＯＳＦＥＴのドレインとソー
スに利得係数比を調整する第四ｐチャネルＭＯＳＦＥＴ
のドレインとソースがそれぞれ対応接続してあり、第一
ＣＭＯＳ反転ユニット内の第二ｐチャネルＭＯＳＦＥＴ
の幾何学的寸法は並列接続した第一ｐチャネルＭＯＳＦ
ＥＴ及び第四ｐチャネルＭＯＳＦＥＴの幾何学的寸法よ
り充分大きくして同一機能を逐行できる。
この発明を添付図に示した好適実施例に基づきより詳し
く説明する。
く説明する。
第１図には、この発明によるＣＭＯＳ装置の入力変換回
路が示しである。
路が示しである。
この発明による入力変換回路では、ＴＴＬレベルの外部
入力信号Ｖｉを反転させる第一ＣＭＯＳ反転ユニット１
０と、第一ＣＭＯＳ反転ユニット１０の出力を更に反転
させて集積素子の内部回路に供給する第二ＣＭＯＳ反転
ユニット２０と、反転イネーブル信号ＥＮＢ＝“０”の
時に第一ＣＭＯＳ反転ユニット１０に供給電圧Ｖｃｃを
印加する第一ｐチャネルＭＯＳＦＥＴ Ｍ Ｉと、イネ
ーブル信号を中断した時（ＥＮＢ＝“ｌ”）、第一ＣＭ
ＯＳ反転ユニット１０の出力端と第二ＣＭＯＳ反転ユニ
ット２０の入力端との間に存在する電荷を基準ラインに
流す第三ｎチャネルＭＯＳＦＥＴ Ｍ ７と、第一ＣＭ
ＯＳ反転ユニット１０の利得係数比を供給電圧レベルに
より可変させるために第一ＣＭＯＳ反転ユニット１０の
第二ｐチャネルＭＯＳＦＥＴ Ｍ ２のドレイン及びソ
ースの両端に並列接続される第四ｐチャネルＭＯ５ＦＥ
７Ｍ４と、供給電圧５■の時第口ｐチャネルＭＯＳＦＥ
ＴＭ４をＯＦＦさせ、供給電圧が３．３■の時第口ｐチ
ャネルＭＯＳＦＥＴ Ｍ ４をＯＮさせる制御電圧Ｖｘ
を出力する供給電圧のレベル判断ユニット３０とが配設
しである。
入力信号Ｖｉを反転させる第一ＣＭＯＳ反転ユニット１
０と、第一ＣＭＯＳ反転ユニット１０の出力を更に反転
させて集積素子の内部回路に供給する第二ＣＭＯＳ反転
ユニット２０と、反転イネーブル信号ＥＮＢ＝“０”の
時に第一ＣＭＯＳ反転ユニット１０に供給電圧Ｖｃｃを
印加する第一ｐチャネルＭＯＳＦＥＴ Ｍ Ｉと、イネ
ーブル信号を中断した時（ＥＮＢ＝“ｌ”）、第一ＣＭ
ＯＳ反転ユニット１０の出力端と第二ＣＭＯＳ反転ユニ
ット２０の入力端との間に存在する電荷を基準ラインに
流す第三ｎチャネルＭＯＳＦＥＴ Ｍ ７と、第一ＣＭ
ＯＳ反転ユニット１０の利得係数比を供給電圧レベルに
より可変させるために第一ＣＭＯＳ反転ユニット１０の
第二ｐチャネルＭＯＳＦＥＴ Ｍ ２のドレイン及びソ
ースの両端に並列接続される第四ｐチャネルＭＯ５ＦＥ
７Ｍ４と、供給電圧５■の時第口ｐチャネルＭＯＳＦＥ
ＴＭ４をＯＦＦさせ、供給電圧が３．３■の時第口ｐチ
ャネルＭＯＳＦＥＴ Ｍ ４をＯＮさせる制御電圧Ｖｘ
を出力する供給電圧のレベル判断ユニット３０とが配設
しである。
ここで、第一ｐチャネルＭＯＳＦＥＴ Ｍ ｌの幾何学
的形状比（Ｗ／Ｌ）、を第二及び第四ｐチャネルＨＯＳ
ＦＨＴ Ｍ２． Ｍ４の幾何学的形状比（Ｗ／Ｌ）２゜
（Ｗ／Ｌ）、より充分大きく設計する。
的形状比（Ｗ／Ｌ）、を第二及び第四ｐチャネルＨＯＳ
ＦＨＴ Ｍ２． Ｍ４の幾何学的形状比（Ｗ／Ｌ）２゜
（Ｗ／Ｌ）、より充分大きく設計する。
供給電圧レベルの判断ユニット３０には、第２図に示す
ように、供給電圧を所定レベルに分割する分圧ユニット
３１と、分割した電圧を設定した基準電圧と比較するレ
ベル比較ユニット３２とが装備しである。
ように、供給電圧を所定レベルに分割する分圧ユニット
３１と、分割した電圧を設定した基準電圧と比較するレ
ベル比較ユニット３２とが装備しである。
分圧ユニット３１は、ＣＭＯＳ装置の公知製造技術によ
る抵抗製造方式を用いて同一チップ上に形成できる。こ
の分圧ユニット３１は中間タップによって分割した抵抗
Ｒｘ及び抵抗Ｒｙから分圧電圧Ｖａ。
る抵抗製造方式を用いて同一チップ上に形成できる。こ
の分圧ユニット３１は中間タップによって分割した抵抗
Ｒｘ及び抵抗Ｒｙから分圧電圧Ｖａ。
をレベル比較ユニット３２に供給する。
レベル比較ユニット３２は、分割電圧Ｖａが上記基準電
圧となるしきい電圧Ｖ ｔｎ８より高いとＯＮし、低い
とＯＦＦする第一ｎチャネルＭＯＳＦＥＴＭ８と、この
ＦＥＴＭ８に一定なドレイン電流を供給するため、ゲー
トに印加されるイネーブル信号ＥＮによって動作する第
一ｐチャネルＭＯＳＦＥＴ Ｍ９と、第一ｎチャネルＭ
ＯＳＦＥＴ Ｍ ８のドレイン出力を位相反転させて出
力するため、このＦＥＴＭ８のドレインをゲートに接続
した第一ｐチャネルＮ０５ＦＥＴ Ｍ １０と、このＦ
ＥＴ Ｍ １０に一定なドレイン電流を供給するため、
ゲートに印加されるイネーブル信号ＥＮによって動作す
る第二ｐチャネルＭＯＳＦＥＴ Ｍ １１と、上記二つ
のＦＥＴ Ｍ８． Ｍ １１の電流シンク通路を形成す
るため、両ＦＥＴをドレインに共通接続し、ソースを接
地し、ゲートに入力するイネーブル信号ＥＮによって動
作する第三ｎチャネルＭＯＳＦＥＴ Ｍ １２を備え、
第一ｐチャネルＭＯＳＦＥＴ Ｍ Ｉ Ｏのドレインの
出力端を制御電圧Ｖｘの出力端子にしている。
圧となるしきい電圧Ｖ ｔｎ８より高いとＯＮし、低い
とＯＦＦする第一ｎチャネルＭＯＳＦＥＴＭ８と、この
ＦＥＴＭ８に一定なドレイン電流を供給するため、ゲー
トに印加されるイネーブル信号ＥＮによって動作する第
一ｐチャネルＭＯＳＦＥＴ Ｍ９と、第一ｎチャネルＭ
ＯＳＦＥＴ Ｍ ８のドレイン出力を位相反転させて出
力するため、このＦＥＴＭ８のドレインをゲートに接続
した第一ｐチャネルＮ０５ＦＥＴ Ｍ １０と、このＦ
ＥＴ Ｍ １０に一定なドレイン電流を供給するため、
ゲートに印加されるイネーブル信号ＥＮによって動作す
る第二ｐチャネルＭＯＳＦＥＴ Ｍ １１と、上記二つ
のＦＥＴ Ｍ８． Ｍ １１の電流シンク通路を形成す
るため、両ＦＥＴをドレインに共通接続し、ソースを接
地し、ゲートに入力するイネーブル信号ＥＮによって動
作する第三ｎチャネルＭＯＳＦＥＴ Ｍ １２を備え、
第一ｐチャネルＭＯＳＦＥＴ Ｍ Ｉ Ｏのドレインの
出力端を制御電圧Ｖｘの出力端子にしている。
このように構成したレベル比較ユニット３２の入出力特
性曲線を第３図に示す。
性曲線を第３図に示す。
供給電圧Ｖｃｃとして５■又は３■が供給される場合、
分割電圧Ｖａを、 になるように設定すると、レベル比較ユニット３２の出
力電圧Ｖｘは、 となる。
分割電圧Ｖａを、 になるように設定すると、レベル比較ユニット３２の出
力電圧Ｖｘは、 となる。
即ち、５■では論理“１″。
３．３■では論理
“０°゛によって供給電圧Ｖｃｃのレベルを判断できる
。
。
一方、上記のレベル比較ユニット３２は一定なドレイン
電流を供給する二つのｐチャネルＭＯＳＦＥＴＭ９．Ｍ
１１のゲートにイネーブル信号電圧ＥＮを印加するよう
に構成さているので、供給電圧が変化すると、イネーブ
ル信号電圧が変化してドレインの電流値が変化する。従
って回路の動作が幾分不安定になる恐れがある。
電流を供給する二つのｐチャネルＭＯＳＦＥＴＭ９．Ｍ
１１のゲートにイネーブル信号電圧ＥＮを印加するよう
に構成さているので、供給電圧が変化すると、イネーブ
ル信号電圧が変化してドレインの電流値が変化する。従
って回路の動作が幾分不安定になる恐れがある。
第４図には、上記の問題点を改善するため、他の実施例
の回路が示しである。
の回路が示しである。
この実施例では、二つのｐチャネルＭＯＳＦＥＴ Ｍ９
、Ｍ１１のゲート電圧を一定に維持し、同時にドレイン
電流も一定に流すため、更に定電圧供給ユニット３３が
付加しである。この定電圧供給ユニット３３は、ゲート
にイネーブル信号ＥＮを印加し、ソースを接地したｎチ
ャネルＭＯＳＦＥＴ Ｍ １３と、ソースに供給電圧を
印加し、ドレインにｎチャネルＭＯＳＦＥＴ １３のド
レインに接続し、ゲートとドレインを共通接続したＰチ
ャネルＭＯＳＦＥＴ、Ｍ１４とで構成されている。定電
圧Ｖｒｅｆは、ｎチャネルＭＯＳＦＥＴ Ｍ １４とｎ
チャネルＭＯＳＦＥＴ Ｍ１３の両ドレイン間の接続点
から得られ、イネーブル信号電圧のレベル変化に無関係
に常に一定値を維持する。従って、この定電圧Ｖｒｅｆ
をゲートに印加する二つのｎチャネルＭＯＳＦＥＴ Ｍ
９ 、 Ｍ １１のドレイン電流は一定値を保つ。
、Ｍ１１のゲート電圧を一定に維持し、同時にドレイン
電流も一定に流すため、更に定電圧供給ユニット３３が
付加しである。この定電圧供給ユニット３３は、ゲート
にイネーブル信号ＥＮを印加し、ソースを接地したｎチ
ャネルＭＯＳＦＥＴ Ｍ １３と、ソースに供給電圧を
印加し、ドレインにｎチャネルＭＯＳＦＥＴ １３のド
レインに接続し、ゲートとドレインを共通接続したＰチ
ャネルＭＯＳＦＥＴ、Ｍ１４とで構成されている。定電
圧Ｖｒｅｆは、ｎチャネルＭＯＳＦＥＴ Ｍ １４とｎ
チャネルＭＯＳＦＥＴ Ｍ１３の両ドレイン間の接続点
から得られ、イネーブル信号電圧のレベル変化に無関係
に常に一定値を維持する。従って、この定電圧Ｖｒｅｆ
をゲートに印加する二つのｎチャネルＭＯＳＦＥＴ Ｍ
９ 、 Ｍ １１のドレイン電流は一定値を保つ。
この発明による入力変換回路の作用と効果は次のように
なる。
なる。
供給電圧５■が印加されていると、分圧ユニット３１に
よって分割電圧Ｖａは、 Ｆ２７Ｍ４のゲートに印加されて、このＦ２７Ｍ４はＯ
ＦＦする。この場合、第一ＣＭＯＳ反転ユニット１０に
利得係数比βｒは、 この時、反転ユニットのトリップ電圧Ｖｔｒは、となる
。
よって分割電圧Ｖａは、 Ｆ２７Ｍ４のゲートに印加されて、このＦ２７Ｍ４はＯ
ＦＦする。この場合、第一ＣＭＯＳ反転ユニット１０に
利得係数比βｒは、 この時、反転ユニットのトリップ電圧Ｖｔｒは、となる
。
一方、供給電圧３．３Ｖの場合の分割電圧Ｖａは、
であるので、ｎチャネルＭＯＳＦＥＴ Ｍ ８はＯＮＬ
、、ドレインの出力電圧（−“０″）はｎチャネルＭＯ
ＳＦＥＴ Ｍ １０のしきい電圧Ｖ ｔｎ１０より低い
。従って、ｎチャネルＭＯＳＦＥＴ Ｍ １０はＯＦＦ
し、ドレイン出力電圧（Ｖｘ−“°ｌ”）はｐチャネル
ＭＯ３であるので、ｎチャネルＭＯＳＦＥＴ Ｍ ８は
ＯＦＦし、ドレインの出力電圧（＝“１”）はｎチャネ
ルＭＯＳＦＥＴ Ｍ １０のしきい電圧Ｖｔｎ１Ｏより
高い。従って、ｎチャネルＭＯＳＦＥＴ Ｍ ｌ Ｏは
ＯＮＬ、ドレインの出力電圧（Ｖｘ−“０”）がこのＦ
２７Ｍ４のゲートに印加されて第四ｎチャネルＭＯＳＦ
ＥＴ Ｍ ４はＯＮする。
、、ドレインの出力電圧（−“０″）はｎチャネルＭＯ
ＳＦＥＴ Ｍ １０のしきい電圧Ｖ ｔｎ１０より低い
。従って、ｎチャネルＭＯＳＦＥＴ Ｍ １０はＯＦＦ
し、ドレイン出力電圧（Ｖｘ−“°ｌ”）はｐチャネル
ＭＯ３であるので、ｎチャネルＭＯＳＦＥＴ Ｍ ８は
ＯＦＦし、ドレインの出力電圧（＝“１”）はｎチャネ
ルＭＯＳＦＥＴ Ｍ １０のしきい電圧Ｖｔｎ１Ｏより
高い。従って、ｎチャネルＭＯＳＦＥＴ Ｍ ｌ Ｏは
ＯＮＬ、ドレインの出力電圧（Ｖｘ−“０”）がこのＦ
２７Ｍ４のゲートに印加されて第四ｎチャネルＭＯＳＦ
ＥＴ Ｍ ４はＯＮする。
この場合、第一ＣＭＯＳ反転ユニッｌ−１０の利得係数
比β「は、 となる。反転ユニットのトリップ電圧Ｖｔｒは、となる
。
比β「は、 となる。反転ユニットのトリップ電圧Ｖｔｒは、となる
。
以上のように、第一ＣＭＯＳ反転ユニット１０の利得係
数比の分母は５■でβ９□に、また３、３■でβ、ｔ＋
βｐ４になる。従って、供給電圧が高くなると利得係数
比βｒも大きくなり、供給電圧が低くなると利得係数比
βｒも低くなる。結局、反転ユニットのトリップ電圧Ｖ
ｔｒは供給電圧の変化に無関係に常に一定に維持される
。
数比の分母は５■でβ９□に、また３、３■でβ、ｔ＋
βｐ４になる。従って、供給電圧が高くなると利得係数
比βｒも大きくなり、供給電圧が低くなると利得係数比
βｒも低くなる。結局、反転ユニットのトリップ電圧Ｖ
ｔｒは供給電圧の変化に無関係に常に一定に維持される
。
以上、この発明では印加している供給電圧に対して第一
ＣＭＯＳ反転ユニット１０の利得係数比を自動的に可変
させ、供給電圧が変化しても反転ユニットのトリップ電
圧の変化を防止して、常に一定な反転トリップ電圧を維
持できる。
ＣＭＯＳ反転ユニット１０の利得係数比を自動的に可変
させ、供給電圧が変化しても反転ユニットのトリップ電
圧の変化を防止して、常に一定な反転トリップ電圧を維
持できる。
また１、この発明は供給電圧のレベルにより第一ＣＭＯ
Ｓ反転ユニット１０の利得係数比を可変させるため、第
四ｎチャネルＭＯＳＦＥＴ Ｍ ４の接続構造を半径し
た他の有利な実施例を第５図に示す。この実施例では、
第四ｎチャネルＭＯＳＦＥＴ Ｍ ４が第一ｐチャネル
ＭＱＳＦＥＴ Ｍ ２１に並列接続しである。
Ｓ反転ユニット１０の利得係数比を可変させるため、第
四ｎチャネルＭＯＳＦＥＴ Ｍ ４の接続構造を半径し
た他の有利な実施例を第５図に示す。この実施例では、
第四ｎチャネルＭＯＳＦＥＴ Ｍ ４が第一ｐチャネル
ＭＱＳＦＥＴ Ｍ ２１に並列接続しである。
ここでは、第一ＣＭＯＳ反転ユニット１０内の第一ｐチ
ャネルＭＯＳＦＥＴ Ｍ ２の幾何学的寸法（Ｗ／１、
Ｌを並列接続した第一ｐチャネルＭＯＳＦＥＴ Ｍｌ及
び第四ｎチャネルＭＯＳＦＥＴ Ｍ ４の幾何学的寸法
（Ｗ／Ｌ）＋、（Ｗ／Ｌ）４より充分大きく設計する。
ャネルＭＯＳＦＥＴ Ｍ ２の幾何学的寸法（Ｗ／１、
Ｌを並列接続した第一ｐチャネルＭＯＳＦＥＴ Ｍｌ及
び第四ｎチャネルＭＯＳＦＥＴ Ｍ ４の幾何学的寸法
（Ｗ／Ｌ）＋、（Ｗ／Ｌ）４より充分大きく設計する。
第一ＣＭＯＳ反転ユニット１０の第一ｐチャネルＭＯＳ
ＦＥＴ Ｍ ２のドレイン・ソース電流は、第一ｐチャ
ネルＭＯＳＦＥＴ Ｍ １のドレイン・ソース電流と第
四ｎチャネルＭＯＳＦＥＴ Ｍ ４のドレイン・ソース
電流の和に依存する。
ＦＥＴ Ｍ ２のドレイン・ソース電流は、第一ｐチャ
ネルＭＯＳＦＥＴ Ｍ １のドレイン・ソース電流と第
四ｎチャネルＭＯＳＦＥＴ Ｍ ４のドレイン・ソース
電流の和に依存する。
従って、第一ＣＭＯＳ反転ユニット１０の上部に設置し
たｐチャネルＭＯＳＦＥＴ Ｍ １及びＭ４の合成利得
係数β、は、 β。（ＯＮ）−β、１＋β、４． Ｖｃｃ＝３．３Ｖ
の場合。
たｐチャネルＭＯＳＦＥＴ Ｍ １及びＭ４の合成利得
係数β、は、 β。（ＯＮ）−β、１＋β、４． Ｖｃｃ＝３．３Ｖ
の場合。
であり、ＯＦＦの時には、
β、（ＯＦＦ）＝７７、、＋β、４． Ｖｃｃ＝ ５
Ｖ （７）場合。
Ｖ （７）場合。
である。
上に述べたように、この発明によれば供給電圧のレベル
を判読して第一Ｃ８０５反転ユニットの利得係数比を自
動的に可変し、反転トリップ電圧を一定に維持できる。
を判読して第一Ｃ８０５反転ユニットの利得係数比を自
動的に可変し、反転トリップ電圧を一定に維持できる。
それ故、供給電圧のレベル変化に無関係に一定なレベル
に入力変換ができ、誤差の発生を最小にできる。従来の
ＣＭＯＳ装置を作製する場合に必要な使用者の随意選択
による付加的なマスク工程が不要であるため、工程の大
幅な単純化と原価低減を期待できる。
に入力変換ができ、誤差の発生を最小にできる。従来の
ＣＭＯＳ装置を作製する場合に必要な使用者の随意選択
による付加的なマスク工程が不要であるため、工程の大
幅な単純化と原価低減を期待できる。
第１図、この発明によるＣＭＯＳ装置の入力変換回路を
示す回路図。 第２図、第１図の供給電圧レベルの判断ユニットの第一
実施例の回路図。 第３図、第２図に示した供給電圧レベルの判断ユニット
の入出力特性曲線を表すグラフ線図。 第４図、第１図に示した供給電圧レベルの判断ユニット
の他の実施例の回路図。 第５図、この発明によるＣＭＯＳ装置の他の入力変換回
路を示す回路図。 第６図、従来の技術のＣＭＯＳ装置の入力変換回路を示
す回路図。 図中引用記号： １０・・・第一Ｃ８０５反転ユニット、２０・・・第二
ＣＭＯＳ反転ユニット、３０・・・供給電圧レベルの判
断ユニット、３１・・・分圧ユニット、 ３２・・・レベル比較ユニット、 ３３・・・定電圧供給ユニット、 ＥＮＢ・・・反転したイネーブル信号の入力端子、ＥＮ
・・・イネーブル信号入力端子。
示す回路図。 第２図、第１図の供給電圧レベルの判断ユニットの第一
実施例の回路図。 第３図、第２図に示した供給電圧レベルの判断ユニット
の入出力特性曲線を表すグラフ線図。 第４図、第１図に示した供給電圧レベルの判断ユニット
の他の実施例の回路図。 第５図、この発明によるＣＭＯＳ装置の他の入力変換回
路を示す回路図。 第６図、従来の技術のＣＭＯＳ装置の入力変換回路を示
す回路図。 図中引用記号： １０・・・第一Ｃ８０５反転ユニット、２０・・・第二
ＣＭＯＳ反転ユニット、３０・・・供給電圧レベルの判
断ユニット、３１・・・分圧ユニット、 ３２・・・レベル比較ユニット、 ３３・・・定電圧供給ユニット、 ＥＮＢ・・・反転したイネーブル信号の入力端子、ＥＮ
・・・イネーブル信号入力端子。
Claims (1)
- 【特許請求の範囲】 １、反転イネーブル信号をゲートに印加する第一ｐチャ
ネルＭＯＳＦＥ丁（Ｍ１）と、このＦＥＴ（Ｍ１）を経
由して供給電圧をソースに印加した第二ｐチャネルＭＯ
ＳＦＥＴ（Ｍ２）と、ソースを接地した第一ｎチャネル
ＭＯＳＦＥＴ（Ｍ３）とを有し、上記二つのＦＥＴ（Ｍ
２、Ｍ３）のゲートにＴＴＬレベルの外部入力信号を印
加し、両ＦＥＴ（Ｍ２、Ｍ３）のドレインを出力端子に
する第一ＣＭＯＳ反転ユニット（１０）と、 供給電圧をソースに印加した第三ｐチャネルＭＯＳＦＥ
Ｔ（Ｍ６）と、ソースを接地した第二ｎチャネルＭＯＳ
ＦＥＴ（Ｍ５）とを有し、両ＦＥＴ（Ｍ６、Ｍ５）のゲ
ートである接続端子に第一ＣＭＯＳ反転ユニット（１０
）の出力端子を接続し、両ＦＥＴ（Ｍ６、Ｍ５）のドレ
インを出力端子にする第二ＣＭＯＳ反転ユニット（２０
）と、反転イネーブル信号をゲートに印加し、ドレイン
を第二ＣＭＯＳ反転ユニット（２０）のゲートに接続し
、ソースを接地した第三ｎチャネルＭＯＳＦＥＴ（Ｍ７
）と、 第一ＣＭＯＳ反転ユニット（１０）の第二ｐチャネルＭ
ＯＳＦＥＴ（Ｍ２）のドレイン及びソースをそれぞれド
レイン及びソースに対応接続した第四ｐチャネルＭＯＳ
ＦＥＴ（Ｍ４）を備え、第一ｐチャネルＭＯＳＦＥＴ（
Ｍ１）の幾何学形状比（（Ｗ／Ｌ））＿１が並列接続し
た第二及び第四ｐチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４）
の幾何学形状比（（Ｗ／Ｌ）＿２、（Ｗ／Ｌ）＿４）よ
り充分大きく形成したＣＭＯＳ装置の入力変換回路にお
いて、 供給電圧を分割して所定レベルの電圧を発生させる分圧
ユニット（３１）と、分割した電圧を設定基準電圧と比
較するレベル比較ユニット（３２）と、このレベル比較
ユニット（３２）によって供給電圧のレベルに応じて上
記第四ｐチャネルＭＯＳＦＥＴ（Ｍ４）をＯＮ・ＯＦＦ
させる供給電圧レベル判断ユニット（３０）とを有する
ことを特徴とする入力変換回路。 ２、供給電圧レベル判断ユニット（３０）内のレベル比
較ユニット（３２）は、入力する分割電圧が上記基準電
圧となるしきい電圧（Ｖｔｎ）以下であればＯＦＦし、
以上であればＯＮする第一ｎチャネルＭＯＳＦＥＴ（Ｍ
８）と、ソースに供給電圧を印加し、ゲートにイネーブ
ル信号を印加し、ドレインを第一ｎチャネルＭＯＳＦＥ
Ｔ（Ｍ８）のドレインに接続した第一ｐチャネルＭＯＳ
ＦＥＴ（Ｍ９）のドレイン出力信号がしきい電圧Ｖｔｎ
以下であればＯＦＦし、以上であればＯＮする第二ｎチ
ャネルＭＯＳＦＥＴ（Ｍ１０）と、ソースに供給電圧を
印加し、ゲートにイネーブル信号を印加し、ドレインに
第二ｎチャネルＭＯＳＦＥＴ（Ｍ１０）のドレインが接
続されている第二ｐチャネルＭＯＳＦＥＴ（Ｍ１１）と
、ゲートにイネーブル信号を印加し、ドレインに第一及
び第二ｎチャネルＭＯＳＦＥＴ（Ｍ８、Ｍ１０）のソー
スを共通接続し、ソースを接地した第三ｎチャネルＭＯ
ＳＦＥＴ（Ｍ１２）を備え、第二ｎチャネルＭＯＳＦＥ
Ｔ（Ｍ１０）のドレイン出力は第一ＣＭＯＳ反転ユニッ
ト（１０）内の第二ｐチャネルＭＯＳＦＥＴ（Ｍ２）に
並列接続した第四ｐチャネルＭＯＳＦＥＴ（Ｍ４）のゲ
ートに印加されるように連結していることを特徴とする
請求項１記載の入力変換回路。 ３、供給電圧レベル判断ユニット（３０）は、レベル比
較ユニット（３２）内の第一及び第二ｐチャネルＭＯＳ
ＦＥＴ（Ｍ９、Ｍ１１）のドレイン電流がイネーブル信
号のレベル変化に無関係に一定になるように、イネーブ
ル信号の印加時に一定なゲート電圧を第一及び第二ｐチ
ャネルＭＯＳＦＥＴ（Ｍ９、Ｍ１１）のゲートに印加す
る定電圧供給ユニット（３３）を付加し、この定電圧供
給ユニット（３３）はゲートにイネーブル信号を印加し
、ソースを接地した第四ｎチャネルＭＯＳＦＥＴ（Ｍ１
３）と、ソースに供給電圧を印加し、ドレインを第四ｎ
チャネルＭＯＳＦＥＴ（Ｍ１３）のドレインに接続し、
ゲートをドレインに接続している第三ｐチャネルＭＯＳ
ＦＥＴ（Ｍ１４）から成り、前記ＦＥＴ（Ｍ１３、Ｍ１
４）のドレインがレベル比較ユニット（３２）内の第一
及び第二ｐチャネルＭＯＳＦＥＴ（Ｍ９、Ｍ１１）の各
ゲートに接続されていることを特徴とする請求項２記載
の入力変換回路。 ４、反転イネーブル信号をゲートに印加する第一ｐチャ
ネルＭＯＳＦＥＴ（Ｍ１）と、この、ＦＥＴ（Ｍ１）を
経由して供給電圧をソースに印加する第二ｐチャネルＭ
ＯＳＦＥＴ（Ｍ２）とソースを接地した第一ｎチャネル
ＭＯＳＦＥＴ（Ｍ３）を有し、両ＦＥｔ（Ｍ２、Ｍ３）
のゲートに外部入力信号を印加し、両ＦＥＴ（Ｍ２、Ｍ
３）を出力端子にする第一ＣＭＯＳ反転ユニット（１０
）と、供給電圧をソースに印加した第三ｐチャネルＭＯ
ＳＦＥＴ（Ｍ６）とソースを接地した第二ｎチャネルＭ
ＯＳＦＥＴ（Ｍ５）を有し、両ＦＥＴ（Ｍ６、Ｍ５）の
ゲートに第一ＣＭＯＳ反転ユニット（１０）の出力端子
を接続し、両ＦＥＴ（Ｍ６、Ｍ５）のドレインを出力端
子にする第二ＣＭＯＳ反転ユニット（２０）と、反転イ
ネーブル信号をゲートに印加し、ドレインを第二ＣＭＯ
Ｓ反転ユニット（２０）のゲートに接続し、ソースを接
地した第三ｎチャネルＭＯＳＦＥＴ（Ｍ７）を備えたＣ
ＭＯＳ装置の入力変換回路において、 第一ｐチャネルＭＯＳＦＥＴ（Ｍ１）のドレイン及びソ
ースにそれぞれドレイン及びソースを対応接続した第四
ｐチャネルＭＯＳＦＥＴ（Ｍ４）と、供給電圧を分割し
て所定レベルの電圧を発生させる分圧ユニット（３１）
と分割した電圧を設定基準電圧と比較するレベル比較ユ
ニット（３２）とを有し、供給電圧レベルにより第四ｐ
チャネルＭＯＳＦＥＴ（Ｍ４）をＯＮ・ＯＦＦさせる供
給電圧レベル判断ユニット（３０）を備え、第一ＣＭＯ
Ｓ反転ユニット（１０）内の第二ｐチャネルＭＯＳＦＥ
Ｔ（Ｍ２）の幾何学形状比（（Ｗ／Ｌ）＿２）が並列接
続された両ＦＥＴ（Ｍ１、Ｍ４）の幾何学形状比（（Ｗ
／Ｌ）＿１、（Ｗ／Ｌ）＿４）より充分大きく、第一Ｃ
ＭＯＳ反転ユニット（１０）のトリップ電圧が供給電圧
の変化に無関係に一定に維持さていることを特徴とする
入力変換回路。 ５、供給電圧レベル判断ユニット（３０）内のレベル比
較ユニット（３２）は、入力する分割電圧が基準電圧と
なるしきい値Ｖｔｎ以下であればＯＦＦし、以上であれ
ばＯＮする第一ｎチャネルＭＯＳＦＥＴ（Ｍ８）と、ソ
ースに供給電圧を印加し、ゲートにイネーブル信号を印
加し、ドレインに第一ｎチャネルＭＯＳＦＥＴ（Ｍ８）
のドレインに接続している第一ｐチャネルＭＯＳＦＥＴ
（Ｍ９）と、ゲートに印加される第一ｎチャネルＭＯＳ
ＦＥＴ（Ｍ８）のドレイン出力信号がしきい電圧以下で
あればＯＦＦし、以上であればＯＮする第二ｎチャネル
ＭＯＳＦＥＴ（Ｍ１０）と、ソースに供給電圧を印加し
、ゲートにイネーブル信号を印加し、ドレインに第二ｎ
チャネルＭＯＳＦＥＴ（Ｍ１０）のドレインを接続する
第二ｐチャネルＭＯＳＦＥＴ（Ｍ１１）と、ゲートにイ
ネーブル信号を印加し、ドレインに両ＦＥＴ（Ｍ８、Ｍ
１０）のソースを共通接続し、ソースを接地した第三ｎ
チャネルＭＯＳＦＥＴ（Ｍ１２）を備え、第二ｎチャネ
ルＭＯＳＦＥＴ（Ｍ１０）のドレイン出力は第一ＣＭＯ
Ｓ反転ユニット（１０）の上部に設置した第一ｐチャネ
ルＭＯＳＦＥＴ（Ｍ１）に並列接続される第四ｐチャネ
ルＭＯＳＦＥＴ（Ｍ４）のゲートに印加されるように連
結してあることを特徴とする請求項４記載の入力変換回
路。 ６、供給電圧レベル判断ユニット（３０）が上記のレベ
ル比較ユニット（３２）内の第一及び第二ｐチャネルＭ
ＯＳＦＥＴ（Ｍ９、Ｍ１１）のドレイン電流がイネーブ
ル信号のレベル変化に無関係に一定になるように、イネ
ーブル信号の印加時に一定なゲート電圧を第一及び第二
ｐチャネルＭＯＳＦＥＴ（Ｍ９、Ｍ１１）のゲートに印
加する定電圧供給ユニット（３３）を付加し、ソースを
接地した第四ｎチャネルＭＯＳＦＥＴ（Ｍ１３）と、ソ
ースに供給電圧を印加し、ドレインに第四ｎチャネルＭ
ＯＳＦＥＴ（Ｍ１３）のドレインを接続し、ゲートをド
レインに接続している第三ｐチャネルＭＯＳＦＥＴ（Ｍ
１４）から成り、両ＦＥＴ（Ｍ１３、Ｍ１４）のドレイ
ンがレベル比較ユニット（３２）内の第一及び第二ｐチ
ャネルＭＯＳＦＥＴ（Ｍ９、Ｍ１１）の各ゲートに接続
していることを特徴とする請求項５記載の入力変換回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-9009 | 1988-07-19 | ||
| KR1019880009009A KR910005609B1 (ko) | 1988-07-19 | 1988-07-19 | 복수전압 ic용 입력신호 로직 판별회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153623A true JPH02153623A (ja) | 1990-06-13 |
| JPH0777347B2 JPH0777347B2 (ja) | 1995-08-16 |
Family
ID=19276207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093304A Expired - Lifetime JPH0777347B2 (ja) | 1988-07-19 | 1989-04-14 | Ｃｍｏｓ装置の入力変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4929853A (ja) |
| JP (1) | JPH0777347B2 (ja) |
| KR (1) | KR910005609B1 (ja) |
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| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
Families Citing this family (30)
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| KR930008661B1 (ko) * | 1991-05-24 | 1993-09-11 | 삼성전자 주식회사 | 반도체메모리장치의 데이타입력버퍼 |
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| KR910005609B1 (ko) | 1991-07-31 |
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