JPS6222488B2 - - Google Patents
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- Publication number
- JPS6222488B2 JPS6222488B2 JP54022698A JP2269879A JPS6222488B2 JP S6222488 B2 JPS6222488 B2 JP S6222488B2 JP 54022698 A JP54022698 A JP 54022698A JP 2269879 A JP2269879 A JP 2269879A JP S6222488 B2 JPS6222488 B2 JP S6222488B2
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- JP
- Japan
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- field effect
- terminal
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- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置にかかり、とくに絶縁ゲ
ート型電界効果トランジスタ（以下IGFETと記
す。）を用いて構成したマルチプレクサに関す
る。
ート型電界効果トランジスタ（以下IGFETと記
す。）を用いて構成したマルチプレクサに関す
る。
抵抗列で基準電圧を発生するＡ／ＤやＤ／Ａ変
換器において、エンハンスメント型IGFETでア
ナログスイツチを構成するが、アナログスイツチ
の入力電圧は電源電圧からIGFETのピンチオフ
電圧を引いた電圧以下しか入力できない。そこで
ＰチヤンネルとＮチヤンネルのIGFETを組合せ
て電源電圧の全範囲を入力できるようにするか、
単一チヤンネル型IGFETを用い電源電圧の半分
程度に入力電圧範囲を制限したマルチプレクサが
使用されている。
換器において、エンハンスメント型IGFETでア
ナログスイツチを構成するが、アナログスイツチ
の入力電圧は電源電圧からIGFETのピンチオフ
電圧を引いた電圧以下しか入力できない。そこで
ＰチヤンネルとＮチヤンネルのIGFETを組合せ
て電源電圧の全範囲を入力できるようにするか、
単一チヤンネル型IGFETを用い電源電圧の半分
程度に入力電圧範囲を制限したマルチプレクサが
使用されている。
そこで本発明の目的は、単一チヤンネル型
IGFETを用いて電源電圧と同じ範囲の入力電圧
範囲を有するマルチプレクサを有するIGFET集
積回路を提供することにある。
IGFETを用いて電源電圧と同じ範囲の入力電圧
範囲を有するマルチプレクサを有するIGFET集
積回路を提供することにある。
本発明は、同一基板上に形成された絶縁ゲート
電界効果トランジスタでスイツチ回路を構成され
た集積回路装置において、入力電位がデプレツシ
ヨン型トランジスタの閾値の絶対値より高い入力
をうけるスイツチにデプレツシヨン型トランジス
タを用いたことを特徴とする。
電界効果トランジスタでスイツチ回路を構成され
た集積回路装置において、入力電位がデプレツシ
ヨン型トランジスタの閾値の絶対値より高い入力
をうけるスイツチにデプレツシヨン型トランジス
タを用いたことを特徴とする。
次に図面を参照して本発明の実施例を説明を行
う。ここで用いるIGFETはＮチヤンネルでデプ
レツシヨン型（以後Ｄ型と記す。）とエンハンス
メント型（以後Ｅ型と記す。）である。Ｅ型
IGFETをアナログスイツチとして用いる場合、
ゲート電圧がＶDならゲート電圧からピンチオフ
電圧（以後ＶPと記す。）を引いた電圧ＶD−ＶPが
入力可能な最大電圧となる。そこで電源電圧と同
じ入力電圧範囲を有するマルチプレクサを構成す
るのにはＶD−ＶPからＶDの間を入力できるＤ型
IGFETを用いる。しかしデプレツシヨン型
IGFETをアナログスイツチとして用いると第１
図に示すようにゲート電圧を基板電位とした場合
でも非導通にならない。第１図のドレイン電位を
ＶI、ソース電位ＶOとすると第２図に示すように
Ｄ型IGFETの閾値電圧（以後ＶTDと記す）まで
はＶIとＶOが比例して増加し、ＶI＞ＶTDではＶO
は飽和する。そこでＤ型IGFETはソース電位が
ＶTDより高い範囲でのみアナログスイツチとして
使用できることがわかる。
う。ここで用いるIGFETはＮチヤンネルでデプ
レツシヨン型（以後Ｄ型と記す。）とエンハンス
メント型（以後Ｅ型と記す。）である。Ｅ型
IGFETをアナログスイツチとして用いる場合、
ゲート電圧がＶDならゲート電圧からピンチオフ
電圧（以後ＶPと記す。）を引いた電圧ＶD−ＶPが
入力可能な最大電圧となる。そこで電源電圧と同
じ入力電圧範囲を有するマルチプレクサを構成す
るのにはＶD−ＶPからＶDの間を入力できるＤ型
IGFETを用いる。しかしデプレツシヨン型
IGFETをアナログスイツチとして用いると第１
図に示すようにゲート電圧を基板電位とした場合
でも非導通にならない。第１図のドレイン電位を
ＶI、ソース電位ＶOとすると第２図に示すように
Ｄ型IGFETの閾値電圧（以後ＶTDと記す）まで
はＶIとＶOが比例して増加し、ＶI＞ＶTDではＶO
は飽和する。そこでＤ型IGFETはソース電位が
ＶTDより高い範囲でのみアナログスイツチとして
使用できることがわかる。
第３図に本発明の実施例を示す。第１の基準電
圧端子１と半導体基板電位端９の間に抵抗素子
R1，R2…Ｒo-1、Ｒoを直列接続し、R1とR2の節
点１０に第１のＤ型IGFET（以後D1と記す）の
ドレインを接続し、D1のゲートを制御信号Ａ端
子２に、ソースを節点１４に接続する。R2とR3
の節点１１にD2のドレインを接続し、ゲートを
制御信号Ｂ端子３に、ソースを節点１４に接続す
る。D3のドレインを節点１４にゲートを制御信
号Ｃ端子４に、ソースを節点１６に接続する。Ｄ
型IGFETで最低電位をスイツチするＤnのドレイ
ンはＲnとＲn+1の節点１２に接続し、ゲートを端
子Ｂに、ソースを次のＤ型IGFETのドレインに
接続し、その信号は最終的に節点１６にまとめら
れる。
圧端子１と半導体基板電位端９の間に抵抗素子
R1，R2…Ｒo-1、Ｒoを直列接続し、R1とR2の節
点１０に第１のＤ型IGFET（以後D1と記す）の
ドレインを接続し、D1のゲートを制御信号Ａ端
子２に、ソースを節点１４に接続する。R2とR3
の節点１１にD2のドレインを接続し、ゲートを
制御信号Ｂ端子３に、ソースを節点１４に接続す
る。D3のドレインを節点１４にゲートを制御信
号Ｃ端子４に、ソースを節点１６に接続する。Ｄ
型IGFETで最低電位をスイツチするＤnのドレイ
ンはＲnとＲn+1の節点１２に接続し、ゲートを端
子Ｂに、ソースを次のＤ型IGFETのドレインに
接続し、その信号は最終的に節点１６にまとめら
れる。
ここでＲnとＲn+1の節点１２の電位はＤ型
IGFETの閾値の絶対値より高く、Ｄ型IGFETの
ゲートが接地電位のときは非導通となる電位ＶM
となつている。Ｒo-2とＲo-1の節点１３には第１
のエンハンスメント型IGFET（以後E1と記す）
のドレインを接続し、ゲートを端子２に、ソース
を節点１５に接続する。Ｒo-1とＲoの節点１４に
はE2のドレインを接続し、ゲートは端子３に、
ソースは節点１５に接続する。E3のドレインは
節点１５に、ゲートは端子５に、ソース節点１７
に接続する。
IGFETの閾値の絶対値より高く、Ｄ型IGFETの
ゲートが接地電位のときは非導通となる電位ＶM
となつている。Ｒo-2とＲo-1の節点１３には第１
のエンハンスメント型IGFET（以後E1と記す）
のドレインを接続し、ゲートを端子２に、ソース
を節点１５に接続する。Ｒo-1とＲoの節点１４に
はE2のドレインを接続し、ゲートは端子３に、
ソースは節点１５に接続する。E3のドレインは
節点１５に、ゲートは端子５に、ソース節点１７
に接続する。
E4のドレインは節点１７にゲートは制御信号
Ｈ端子８に、ソースは出力端子７に接続する。
E5はドレインを節点１６に、ゲートを制御信号
Ｇ端子６に、ソースを出力端子７に接続する。
Ｈ端子８に、ソースは出力端子７に接続する。
E5はドレインを節点１６に、ゲートを制御信号
Ｇ端子６に、ソースを出力端子７に接続する。
制御信号Ａ，Ｂ，Ｃ，Ｆ，Ｈの電位は基板電位
とＶREFと同じか、高い電位を振幅すればアナロ
グスイツチを非導通および導通状態とすることが
出来るが、制御信号ＧはＶREFより十分高い電圧
が印加されないと節点１０の電位を導通できない
のでブートストラツプ回路又は倍電発生回路等で
電源電圧より十分高い電圧を発生し、印加する。
Ｅ型とＤ型のIGFETを組合せてマルチプレクサ
を構成することにより、電源電圧範囲と同じ入力
電圧範囲を有し、面積を占有するブートストラツ
プ等を１つしか使用しないので安価なＡ／Ｄ又は
Ｄ／Ａ変換器が構成できる。
とＶREFと同じか、高い電位を振幅すればアナロ
グスイツチを非導通および導通状態とすることが
出来るが、制御信号ＧはＶREFより十分高い電圧
が印加されないと節点１０の電位を導通できない
のでブートストラツプ回路又は倍電発生回路等で
電源電圧より十分高い電圧を発生し、印加する。
Ｅ型とＤ型のIGFETを組合せてマルチプレクサ
を構成することにより、電源電圧範囲と同じ入力
電圧範囲を有し、面積を占有するブートストラツ
プ等を１つしか使用しないので安価なＡ／Ｄ又は
Ｄ／Ａ変換器が構成できる。
第１図はデプレツシヨン型IGFETアナログス
イツチを非導通とするバイアス状態での接続図で
あり、第２図はＤ型IGFETのゲートを基板電位
とした場合のドレインソース電圧伝達特性を示す
図である。第３図はＤ型とＥ型IGFETを組合せ
た本発明の実施例のマルチプレクサを示す回路図
である。 尚、図において、R1，Ｒn，Ｒoは抵抗素子、
D1・D2・Ｄnはデプレツシヨン型IGFET、E1・
E2・E5はエンハンスメント型IGFET、１・２…
１７は回路節点及び端子、ＶREFは基準電圧、ＶM
はＤ型IGFETのゲートが基板電位のときIGFET
がピンチオフする電位より高い任意の電位、｜Ｖ
TD｜はＤ型IGFETの閾値の絶対値、Ａ・Ｂ・
Ｃ・Ｆ・Ｈは電源電圧と基板電位の間を振幅する
制御信号端子、Ｇは基板電位と電源電位より高い
電位を振幅する制御信号端子である。
イツチを非導通とするバイアス状態での接続図で
あり、第２図はＤ型IGFETのゲートを基板電位
とした場合のドレインソース電圧伝達特性を示す
図である。第３図はＤ型とＥ型IGFETを組合せ
た本発明の実施例のマルチプレクサを示す回路図
である。 尚、図において、R1，Ｒn，Ｒoは抵抗素子、
D1・D2・Ｄnはデプレツシヨン型IGFET、E1・
E2・E5はエンハンスメント型IGFET、１・２…
１７は回路節点及び端子、ＶREFは基準電圧、ＶM
はＤ型IGFETのゲートが基板電位のときIGFET
がピンチオフする電位より高い任意の電位、｜Ｖ
TD｜はＤ型IGFETの閾値の絶対値、Ａ・Ｂ・
Ｃ・Ｆ・Ｈは電源電圧と基板電位の間を振幅する
制御信号端子、Ｇは基板電位と電源電位より高い
電位を振幅する制御信号端子である。
Claims (1)
- １ 高電位端と低電位端との間に直列接続された
複数の抵抗の各接続端の電位を制御信号に応じて
スイツチングするアナログスイツチ回路を複数の
同一チヤンネル型の絶縁ゲート電界効果トランジ
スタで形成した集積回路装置において、前記直列
接続された抵抗の接続端電圧がデプレツシヨン型
電界効果トランジスタのしきい値電圧の絶対値よ
り高く、ゲートにうける制御信号が接地電位の時
はデイプレツシヨン型電界効果トランジスタがオ
フするような電位以上の電位をもつ接続端に接続
されるスイツチはデイプレツシヨン型電界効果ト
ランジスタで形成し、それより低い電位をもつ接
続端に接続されるスイツチは前記デイプレツシヨ
ン型トランジスタと同一チヤンネル型のエンハン
スメント型電界効果トランジスタで形成したこと
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269879A JPS55115721A (en) | 1979-02-28 | 1979-02-28 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269879A JPS55115721A (en) | 1979-02-28 | 1979-02-28 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115721A JPS55115721A (en) | 1980-09-05 |
| JPS6222488B2 true JPS6222488B2 (ja) | 1987-05-18 |
Family
ID=12090083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269879A Granted JPS55115721A (en) | 1979-02-28 | 1979-02-28 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55115721A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159921A (ja) * | 1986-01-08 | 1987-07-15 | Sharp Corp | デマルチプレクサ回路 |
| JP2647970B2 (ja) * | 1989-07-31 | 1997-08-27 | 日本電気株式会社 | 基準電圧回路 |
| JP6769029B2 (ja) * | 2015-12-14 | 2020-10-14 | セイコーエプソン株式会社 | Ｄ／ａ変換器、回路装置、発振器、電子機器及び移動体 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522269A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Mis logic circuit |
| JPS6043693B2 (ja) * | 1975-09-23 | 1985-09-30 | 株式会社東芝 | 駆動回路 |
| US4110633A (en) * | 1977-06-30 | 1978-08-29 | International Business Machines Corporation | Depletion/enhancement mode FET logic circuit |
-
1979
- 1979-02-28 JP JP2269879A patent/JPS55115721A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115721A (en) | 1980-09-05 |
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