JPH04505539A - 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 本発明は位相ロック回路及び該位相ロック回路より成る周波数逓倍器に関する。

従来の位相ロック回路は、現在、頭字語Ｐ　Ｌ　Ｌ　（ＰｈａｓｅＬｏｃｋｅｄ 　Ｌｏｏｐ　）によって公知である。ＰＬＬは、入力信号と負のフィードバック 信号とを受け取る位相比較器と、位相比較器の出力信号を受け取るフィルタと、 電圧制御発振器即ちＶ　ＣＯ（Ｖｏｙａｇｅ　Ｃｏｎｔｒａｌｌｅｄ　０ｓｃｉ ｌｌａｔｏｒ　）とを備えており、この電圧制御発振器は、フィルタの出力信号 を受け取り、ＰＬＬの出力信号を出力し、かつ、位相比較器に与えられる負のフ ィードバック信号を生成するべく負のフィードバック・ループを制御する。フィ ルタは発振器の周波数に関して比較的低いカットオフ周波数を有する。発振器は 、一般に、周波数が所定の周波数帯域内で変化するようにアナログ制御される自 由振動を発生する発振器である。負のフィードバック・ループ内にＮ分の−の周 波数分割器を挿入することにより、このＰＬＬによってＮ倍の周波数逓倍器が形 成される。

ＰＬＬの使用には幾つかの重大な不都合がある。第１の不都合は、ＰＬＬの所望 の作動周波数に対して安定した位相ロックを得るための時間が比較的長いことに ある。この不都合は、ＰＬＬを起動する際又はＰＬＬの所望の作動周波数を変え る際に現われる。ＰＬＬの安定な作動が確立するまでの時間は、負のフィードバ ック・ループの存在に基づくもので、ＰＬＬの電気特性に依存している。最も重 要な特性は、ＰＬＬの所望の作動周波数に対するフィルタのカットオフ周波数の 値である。確立時間は、カットオフ周波数が低くなればなる程、長くなる。しか しながら、位相ロックの効率は、フィルタのカットオフ周波数が低くなればなる 程、良（なる。従って、ＰＬＬの正しい作動を確立するためには、遅延時間を比 較的大きくするべく妥協しなければならない。この遅延時間は、通常、数１０！ ｅｃのオーダであるので、ＰＬＬが処理することができない多数のデータが通過 することになる。

ＰＬＬの使用の第２の不都合は、ｖＣＯのアナログ制御信号へと侵入する電気ノ イズに対する感受性であり、このノイズはＰＬＬの出力周波数の一時的不安定（ ジッタ）を生じることになる。

第３の不都合は、Ｆ’ＬＬの作動周波数帯域が２つの理由のために比較的狭いこ とである。第一に、位相比較器の２つの入力信号は同一の位相を有していないか 若しくは同一の周波数を有していない。周波数及び位相の帯域の広い比較器を製 作することは、集積回路においては非常に困難であると共に非常に面倒である。

第二に、発振器のアナログ制御は電気ノイズに非常に敏感であることが分かって いる。

従って、広い周波数帯域内に介入するノイズは、出力信号に非常に大きな周波数 変動を生じさせると共に、ＰＬＬの作動の安定性を損うであろう。

ＰＬＬの発振器の位相のアナログ制御は、また、第４の不都合の原因となる。こ の不都合は、次の場合に特に顕著となる。一般に、集積回路における伝送リンク の動作は、例えば０．５ワット程度の、比較的高い熱散逸を生じる。

従って、もし集積回路に多数（例えば、３２）のリンクを集積したいならば、少 数（４又は８）のリンクしか動作させることが出来ない。成る１つの方法は、他 のリンクを休止させておき、そして、それらを選択的に呼び起こして動作させる ことからなる。この呼び起こしは非常に短時間に行わなければならないので、こ の呼び起こしは各リンク毎に固有の調整の全てをメモリにディジタル数値として 記憶させなければならない。従って、ＰＬＬのアナログ位相制御はリンクを迅速 に呼び起こしすることを妨げる。この不都合は前述した第１の不都合と一緒に起 こる。

本発明は、正しい作動を確立する時間が短く、電気ノイズに感応せず、広い作動 周波数帯域に適用可能で、ディジタル制御を備えた、位相ロック回路及び周波数 逓倍器を提供することにより、これら全ての不都合を解消するものである。

本発明は、入力信号と負のフィードバック信号とを受け取る位相比較器を含んだ 位相ロック回路を提供するもので、この負のフィードバック信号は入力信号が加 えられた可変位相遅延回路によって発生され、この遅延回路の遅延が位相比較器 の出力信号によって制御されることを特徴とする。

本発明による周波数逓倍器はこの位相ロック回路から得られるもので、この周波 数逓倍器は、入力信号及び負のフィードバック信号を受け取る位相比較器を含ん でおり、位相比較器の出力信号によって制御される入力信号の位相を順次に遅延 させる遅延回路によって、負のフィードバック信号が発生されると共に、逓倍器 の出力信号は遅延された信号の論理加算器によって出力されることを特徴とする 。

本発明の特徴と利点は、添付図面を参照しながら例示として掲げた以下の記載か ら明らかとなるであろう。

図面において、 図１は本発明の位相ロック回路の構成図を示す。

図２は、図１に示した位相ロック回路からの信号の種々の波形を示すもので、そ の作動を説明することを目的としたものである。

図３は、図１に示した位相ロック回路を使用して得られる、本発明に基づく周波 数逓倍器の構成図を示す。

図４は、図３に示した周波数逓倍器からの信号の種々の波形を示すもので、その 作動を説明することを目的としたものである。

図５は、本発明に基づく周波数逓倍器の変化形の構成図を示す。

図６は、図５に示した周波数逓倍器からの信号の波形を示すもので、その作動を 説明することを目的としている。

図１は、本発明の位相ロック回路１０の好適な実施例を示す。この回路ｌＯは、 入力端子１０ａと、回路１０の入力端子１０ａに接続された第１入力端子１１ａ 及び第２入力端子１１ｂと、２つの出力端子ｌｉｅ、ｌｌｄとを有する位相比較 器１１と、位相比較器１１の出力端子１１ｃ、ｌｉｄに夫々接続された２つの入 力端子１２ａ、１２ｂと、出力端子１２ｃとを有するアップダウンカウンタ１２ と、位相比較器１１の２つの入力端子１１ａとｌｌｂとの間に直列接続され、ア ップダウンカウンタ１２の出力端子１２ｃに接続された制御端子を夫々有する、 ８つの遅延要素１３０〜［７からなる位相遅延回路１３と、遅延要素１３０〜１ ３７の出力端子により形成された出力］Ｏｂとを備えている。

位相比較器１１は、信号の立ち上がりエツジに応答する２つのマスター−スレー ブ・フリップフロップ１４及び１５からなる。フリップフロップ１４のデータ入 力は入力端子１１ａに接続され、そのクロック入力は入力端子１１ｂに接続され 、その出力は出力端子ｌｉｄに接続されている。同様にして、フリップフロップ １５のデータ入力は入力端子１１ｂに接続され、そのクロック入力は入力端子１ １ａに接続され、その出力は出力端子ｌｉｅに接続されている。

回路１０の入力端子１０ａは、周期Ｔに一致しており、かつ通常クロック信号を 構成している所定の周波数の入力信号ＣＬを受け取る。図２は、時間軸ｔに関す る入力信号ＣＬの波形の１例を示す。図２において、１＝０の瞬間に入力信号Ｃ Ｌが入力端子１０ａに与えられるものと仮定しである。図２は、位相遅延回路１ ３の夫々の遅延要素１３０．１３１．１３２．１３３、・・・、１３６．１３７ の出力信号ＣＬＯ１ＣＬＩ、ＣＬ２、Ｃｌ３、・・・、Ｃｌ３、Ｃｌ３の波形を 示す。これらの信号ＣＬＯ〜ＣＬ７は回路１０の出力端子ｌＯｂに出力される。

位相比較器１１の負のフィードバック端子ｌＴｏは、遅延回路１３の出力信号Ｃ Ｌ７によって構成される負のフィードバック信号ＦＢを受け取る。従って、比較 器１１は力信号ＣＬ？の位相を入力信号ＣＬの位相と比較する。位相比較器１１ の２つの出力端子１１ｃ及びｌｉｄは、夫々、インクレメンテーション信号ＩＮ ＣとデクレメンテーションＤＥＣを出力する。これに応答し、アップダウンカウ ンタ１２は、遅延要素１３０〜１３７に与えられる制御信号ＣＴＬを供給する。

夫々の遅延要素は、従来のように、所定の数の遅延素子からなる。制御信号ＣＴ Ｌはディジタル数値を表わしており、遅延時間を変化させるべく各遅延要素に与 えられる。入力信号ＣＬの周期１間の遅延要素の遅延時間の変化可能な範囲は、 遅延要素の最大時間変化範囲に対する所定の分数１／Ｐに一致する。換言すれば 、遅延要素の最大遅延変化範囲の極端値を一方から他方へと変えるためには、所 与の整数Ｐの周期Ｔが必要である。

作動に際しては、入力信号ＣＬは８つの遅延回路１３０〜１３７により順次に遅 延される。要素１３０〜１３７により生じる順次８つの遅延は互いに等しく、か つ、基本的に入力信号ＣＬの周期Ｔを分割する。もし、実際に正確にその通りに なるならば、位相比較器１１に入りマスター−スレーブ・フリップフロップ１４ 及び１５に与えられる信号ＣＬと信号ＦＢ　（Ｃ１７）とは、同じ位相及び同じ 周波数を有する。従って、フリップフロップ１４及び１５により出力される信号 ＤＥＣと信号ＩＮＣとは同じ論理値を有する。従って、アップダウンカウンタ１ ２は動作せず、制御信号ＣＴＬを変化しないま＼にとどめる。

全ての出力信号ＣＬＯ−ＣＬ７は、互いに関して、かつ、入力信号ＣＬに関して 、同じ値Ｔ／８だけ正しく位相シフトされる。

実際には、入力信号ＣＬと負のフィードバック信号ＦＢ＝ＣＬ７との間に位相シ フト許容範囲ｍを定める。位相シフトが範囲ｍ内である場合には、信号ＩＮＣ及 びＤＥＣは変化しないま＼となり、従って、範囲ｍ内の位相シフトは訂正すべき 位相シフトに相当しない。範囲ｍは、例えば、フリップフロップ１４及び１５の 確立時間によって、及び／又は、各フリップフロップのデータ入力信号とクロッ ク入力信号との間の相対遅延によって、定めることができる。範囲ｍの大きさは 、比較器１１により行われる位相比較の精度を決定する。範囲ｍの大きさは、典 型的には、入力信号ＣＬの周期Ｔ＝５ｎｓに対して、５０ｐｓ程度である。

もし負のフィードバック信号ＦＢの位相が入力信号ＣＬに対して進んでいるなら ば、デクレメンテーション信号ＤＥＣの論理値が０となると共に、インクレメン テーション信号ＩＮＣの値が１となる。従って、アップダウンカウンタ１２がイ ンクレメントされるので、その結果、制御信号Ｃ丁りは要素１３０〜１３７によ り生ずる遅延時間を同じように増加させる。

反対に、負のフィードバック信号ＦＢが入力信号ＣＬに対して遅れているならば 、インクレメンテーション信号ＩＮｃの値が０となると共に、デクレメンテーシ ョン信号　ＤＥＣの値が１となる。アップダウンカウンタ１２はデクレメントさ れるので、制御信号ＣＴＬは要素１３０〜１３７により生ずる遅延時間を同じよ うに減少させる。従って、許容範囲ｍを超えた位相シフトは、全ての遅延要素１ ３０〜１３７のところで訂正され、所望の位相シフトを回復させる。

本発明の位相ロック回路１０において実行されるディジタル位相制御は、重要な 利点を提供する。もし入力信号ＣＬが遮断されたならば、原則として負のフィー ドバック信号ＦＢも遮断される。従って、位相比較器１１のフリップフロップ１ ４及び１５は最早そのクロック入力に信号を受け取らなくなるので、各フリップ フロップは最後の伝送状態を保持する。

同様に、アップダウンカウンタ１２はその最後の状態を保持すると共に、従って 、遅延要素１３０〜１３７の状態を保持する。

換言すれば、本発明の回路１０は最後の伝送状態を保持する。

その結果、もし入力信号ＣＬの周波数が変化していないならば、入力信号ＣＬの 最初のエツジが再び現れ＼ば、正しい出力信号ＣＬＯ〜ＣＬ７が直ちに生じるで あろう。もしそうでないならば、入力信号ＣＬの第２サイクルの直後に遅延がア ップダウンカウンタ１２によって調整され、所望の出力信号ＣＬＯ〜ＣＬ７を発 生する。その結果、本発明の位相ロック回路の正しい作動の確立時間は、皆無に 又は最悪の場合でも入力信号の前述の数Ｐの周期Ｔに等しくすることができ、各 遅延要素の時間変化範囲の２つの極端値の間に挿入され得る。

従って、本発明の回路の起動又は伝送ラインの呼び起こしは非常に迅速に行われ る。

第２の主要な利点は、本発明の位相ロック回路の作動周波数帯域が広いことにあ る。周波数帯域の幅は、本発明の周波数逓倍器を参照して後述するように、基本 的には各遅延要素１３０〜１３７の可変遅延範囲に依存している。

他の大きな利点として、位相比較器１１によって比較される入力信号ＣＬと負の フィードバック信号ＦＢとは、原則的に同一の周波数を有する。図示したように 、比較器１１の構造は非常に簡素にすることができる。さらに、比較器は広い作 動周波数帯域に適合させることができる。要するに、本発明は、従来のＰＬＬの 使用に伴う前述した全ての問題点を解決するものである。本発明の回路１０が提 供する他の利点は、この回路を種々の形の入力信号に適合させることができるこ とにある。図示した実施例では、入力信号のサイクル比は任意のもので良い。

前述の図示した回路１０には、種々の変化形を施すことができる。特に、遅延回 路１３は任意の数Ｎの遅延要素を備えることができる。極限的には、遅延回路１ ３は唯一の可変遅延要素で制作することができる。この場合には、回路１０は、 例えば、非常に広い周波数帯域内で変化し得る入力信号ＣＬの周期Ｔの位相シフ ト装置として使用することができる。

さらに、遅延要素１３０〜１３７は前述した構造以外の構造を備えることができ る。例えば、論理ゲートの通過時間に対応する遅延要素は知られている。通過時 間は、ゲートを通過する電流の強さ、又は、ゲートに与えられされる電荷の値に よって制御される。この場合には、アップダウンカウンタ１２は、斯る遅延要素 の作動に適切な制御装置によって置換しなければならない。本発明の一般原理は 、従って、遅延回路１３は位相比較器１１の出力信号によって制御されるという ことである。前述したアップダウンカウンタ１２及び遅延要素１３０〜１３７の 利点は、特に、その構造及び作動の簡素さ、その信頼性、並びに前述の位相比較 器への適合性にある。この比較器の利点については検討した。勿論、他の構造も 可能であり、他の構造が遅延回路１３の制御装置１２の構造により良く適合する かも知れない。

図３は、図１に示した位相ロック回路１０を使用した、本発明の周波数逓倍器２ ０を示す。逓倍器２０は単純に回路１０を有する。後者の入力端子１０ａは逓倍 器２０の入力端子２０ａを構成し、出力１０ｂは論理加算器１６の入力に接続さ れている。

加算器１６の出力は周波数逓倍器２０の出力端子２０ｂを構成する。図３及び図 ４は、位相ロック回路１０の本発明に基づく使用の変化形を示す。この変化形に 従えば、位相比較器１１は２つのマスター−スレーブ・フリップフロップ１４’ 　、　１５′を備え、これらのフリップフロップは入力信号ＣＬの立ち下がりエ ツジによってトリガされる。フリップフロップ１４゛及び１５゛　はフリップフ ロップ１４及び１５と同様に配置してあり、後者のフリップフロップは入力信号 ＣＬの立ち上がりエツジによってトリガされる。この変化形によれば、位相の比 較は、入力信号ＣＬの全ての半周期Ｔ／２で行われる。従って、各遅延要素１３ ０〜１３７によって生成される、時間間隔Ｔ／１６の矩形入力信号ＣＬの各エツ ジによって、出力信号ＣＬＱ〜ＣＬ７は順次にオフセットされる。

加算器１６は、従来通りに、７つの排他的ＯＲゲート１６０〜１６６を２つの入 力にツリー状に接続することにより制作される。４つのゲート１６０〜１６３は 、夫々、出力信号ＣＬＯ及びＣｌ３、ＣＬＩ及びＣｌ３、Ｃｌ２及びＣｌ３、Ｃ ｌ３及びＣｌ３を受け取る。

ゲート１６０〜１６３は、夫々、図４に示した出力信号２ＣＬＯ〜２ＣＬ３を出 力する。信号２ＣＬＯ〜２ＣＬ３は矩形であり、入力信号ＣＬの周波数の２倍の 周波数を有する。ゲート１６４及び＋６５は、夫々、ゲート１６０．１６２及び １６１．１６３の出力信号を受け取り、図４に示した信号４ＣＬＯ及び４ＣＬ１ を出力する。信号４ＣＬＯ及び４ＣＬｌは矩形であり、入力信号ＣＬの周波数の ４倍の周波数を有する。それらを最後のゲート１６６に与えられすれば、逓倍器 ２０の出力端子２０ｂに出力信号８ＣＬＯが供給される。図４に示したように、 信号８ＣＬＯは矩形であり、入力信号ＣＬの周波数の８倍の周波数を有する。

実際には、論理加算器１６を集積回路として形成するには、遅延要素１３０〜１ ３７の出力と加算器の出力２０ｂとの間で伝播時間を等しくしなければならない 。この制約は逓倍周波数の品質を保証する。他方、図示したような加算器１６を 使用するには、信号ＣＬと信号ＣＬＯ〜ＣＬ７との間で位相をＴ／１６だけオフ セットさせることが必要である。矩形入力信号を受け取る逓倍器２０においては 、斯るオフセットは、単に、比較器１１での位相比較後の各半周期Ｔ／２毎に制 御される８つの遅延要素により行われる。

周波数逓倍器２０は位相ロック回路１０及び論理加算器の全ての利点を享受する 。特に、簡素さ、信頼性、及び広い作動周波数帯域への適合性が指摘されよう。

例えば、入力信号ＣＬの周期Ｔが５ｎｓとＩｏｎｓとの間で変化し、１０個の遅 延要素からなる遅延回路１３の各遅延要素が２５０〜５００ｐｓ間で変化する遅 延を生じる場合には、本発明の周波数逓倍器の出力においては１〜２　Ｇ　Ｈｚ の帯域内に含まれる周波数を得ることができる。

位相ロック回路１０を参照して前述した変化形の外に、論理加算器１６の周知の 変化形を追加することができる。また、逓倍率が遅延回路１３内の遅延要素の数 Ｎ１位相ロック回路１０の作動、及び論理加算器１６の構造に依存することは明 らかである。例えば、位相比較器１１内の２つのフリップフロップ１４′及び１ ５°　を削除し、信号が要素１３０〜１３７内を２回通過した後の各周期Ｔでの 位相比較を処理することができる。もし入力信号ＣＬが矩形でないならば、例え ば、図１の回路１０内に１６個の遅延要素を配置するか、又は周波数逓倍器２０ 内において回路１０と論理加算器１６との間にインターフェースを追加すること ができる。

図５は周波数逓倍器２０の変化形の構成を示す。全ての構成要素は図３を参照し て前述したものと同じ構造を有する。

換言すれば、位相ロック回路１０は論理加算器１６に８つの遅延要素１３０〜１ ３７の全ての出力信号を供給する。この変化形と図３に示した変化形との唯一の 相違は、マルチプレクサ１７のような選択装置を追加したこと、並びに、遅延要 素１３０〜１３７間の接続をマルチプレクサに適合したことである。

マルチプレクサ１７は負のフィードバック信号ＦＢを位相比較器１１の負のフィ ードバック入力に供給する。マルチプレクサ１７の入力は、遅延要素を互いに接 続し負のフィードバック信号ＦＢ供給ラインに連携するスイッチによって、構成 的に示しである。マルチプレクサ１７の利点は、周波数逓倍器２０の逓倍率を変 化させることである。図５及び図６に示した実施例においては、マルチプレクサ １７は最初の６つの遅延要素１３０〜１３５の接続を維持し、要素１３５の出力 のところで負のフィードバック信号ＦＢを取り出す（ＦＢ＝ＣＬ５）。遅延要素 １３６及び１３７はマルチプレクサ１７によって単離されているが、それらの出 力は夫々加算器１６に接続されているので、所定の固定の論理値を加算器に供給 する。図６は、周波数逓倍器２０の斯る条件においてマルチプレクサ１７から取 り出した信号の波形を示す。信号ＣＬＯ〜ＣＬ７は入力信号ＣＬに対して時間Ｔ ／１６だけ順次に遅延されている。ゲート１６０−１６３　ハウ間信号ＸＣＬＯ 〜ＸＣＬ３をゲート１６４及び１６５ｉ：供給する。入力信号ＣＬの周波数に対 して、ゲート１６４及び１６５の出力信号３ＣＬＯ及び３ＣＬＩの周波数は３倍 であり、端子２０ｃの信号６ＣＬＯの周波数は６倍である。言うまでもなく、当 業者は選択装置の他の変化形を配置することにより、本発明の周波数逓倍器の所 望の逓倍率を得ることができる。

要　約 周波数逓倍器２０は、排他的ＯＲゲートから成る論理加算器１６へと順次位相シ フトされた信号ＣＬＯ−ＣＬ７を与える複数の遅延要素１３０〜１３７を制御す る位相比較器１１を含んでいる位相ロック回路によって具体化される。

選択図二図３ 国際調査報告 国際調査報告 ＳＡ　４４５３１

Claims (10)

【特許請求の範囲】
1. １．入力信号（ＣＬ）及び負のフィードバック信号（ＦＢ）を受け取る位相比較 器（１１）を含む位相ロック回路（１０）であって、前記負のフィードバック信 号が前記入力信号の可変位相遅延のための回路（１３）によって発生され、遅延 が前記位相比較器の出力信号によって制御されることを特徴とする位相ロック回 路。
2. ２．前記遅延回路（１３）が、直列に接続されかつ前記入力信号（ＣＬ）の２つ の繰り返す所定のエッジ間の時間間隔を分割する均等な各遅延を生じる、整数（ Ｎ）の遅延要素（１３０〜１３７）からなることを特徴とする請求の範囲第１項 に記載の回路。
3. ３．前記遅延回路（１３）が、制御装置（１２）を介して前記位相比較器（１１ ）の出力信号によって制御されることを特徴とする請求の範囲第１項又は第２項 に記載の回路。
4. ４．前記制御装置がアップダウンカウンタ（１２）であり、前記位相比較器（１ １）の出力信号が、前記アップダウンカウンタの夫々の入力端子（１２ａ、１２ ｂ）に加えられるインクレメンテーション信号（ＩＮＣ）及びデクレメンテーシ ョン（ＤＥＣ）信号からなることを特徴とする請求の範囲第３項に記載の回路。
5. ５．前記位相比較器（１１）が前記所定の繰り返すエッジのいづれか一つに感応 する少なくとも一対のフリップフロップ（１４、１５）を含んでおり、前記フリ ップフロップのデータ入力が前記入力信号（ＣＬ）と前記フィードバック信号（ ＦＢ）とを夫々受け取り、前記フリップフロップのクロック入力が前記負のフィ ードバック信号と前記入力信号とを夫々受け取ることを特徴とする請求の範囲第 ２項から第４項のいづれか一項に記載の回路。
6. ６．入力信号（ＣＬ）及び負のフィードバック信号（ＦＢ）を受け取る位相比較 器（１１）を含む周波数逓倍器であって、前記入力信号の位相を順次遅延させる 遅延回路（１３）によって前記負のフィードバック信号が発生され、遅延が前記 位相比較器の出力信号によって制御されており、前記周波数逓倍器の出力信号が 遅延された信号の論理加算器（１６）によって与えられることを特徴とする請求 の範囲第１項から第５項のいづれか一項に記載の位相ロック回路を用いた周波数 逓倍器。
7. ７．前記論理加算器（１６）が排他的ＯＲゲートのツリーであることを特徴とす る請求の範囲第６項に記載の逓倍器。
8. ８．前記遅延回路（１３）が直列に接続されかつ前記入力信号（ＣＬ）の２つの 繰り返す所定のエッジ間の時間間隔を分割する均等な各遅延を生じる、整数（Ｎ ）の遅延要素（１３０〜１３７）からなり、前記負のフィードバック信号（ＦＢ ）が最後の遅延要素（１３７）の出力のところで取り出されることを特徴とする 請求の範囲第６項又は第７項に記載の逓倍器。
9. ９．前記遅延回路（１３）が直列に接続された整数（Ｎ）の遅延要素（１３０〜 １３７）からなり、選択装置がいづれか一つの遅延要素から前記負のフィードバ ック信号（ＦＢ）を取り出しかつ前記いづれか一つの遅延要素から後続の遅延要 素を遮断することを特徴とする請求の範囲第６項又は第７項に記載の逓倍器。
10. １０．前記遅延回路（１３）が制御装置（１２）を介して、前記位相比較器（１ １）の出力信号によって制御されることを特徴とする請求の範囲第６項から第９ 項のいづれか一項に記載の逓倍器。