JPH0492436A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置のＭＯＳ型トランジスターの半導体
装置に関する。

［従来の技術］ 半導体装置の微細化、高集積化にともない、ＭＯ８型ト
ランジスターも微細化されてきている。

しかし素子寸法を微細化することによりホットキャリア
による特性劣化という間顕が生してきている。この問題
を解決するためにＬＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅ
ｄ　　Ｄｒａｉｎ）という構造が提案されているが、こ
のＬＤＤを更に改良した構造が次の文献に掲載されてい
る。（Ｒ，ＩＺＡＷＡ　　　Ｔ、　　ＫＵＲＥ、　　Ｅ
、　　ＴＡＫＥＤＡ、　　”Ｔ）ＩＥＩＭＰＡＣＴ　　
　ＯＦ　　　ＧＡＴＥ−ＤＲＡＩＮ　　　Ｏ〜’ＥＲＬ
ＡＰＰＥＤ　　　ＬＤＤ　　（ＧＯＬＤ）　　　ＦＯＦ
Ｉ　　　ＤＥＥＰ　　　ＳＴＪＢＭＩＣＲＯＮ　　　Ｖ
　　Ｌ　　Ｓ１’ｓ”、ＩＥＤＭ　　　Ｔｅｃｈ　　　
Ｄｉｇ、　　　ＰＰ３８−ＰＰ４１　１９８７．）この
文献による製造方法を第２図を用いて説明する。第２図
においで２０１は、Ｐ型半導体基板、２０２はゲート酸
化膜、２０３は多結晶シリコン膜、２０４は自然酸化膜
、２０５は多結晶シリコン膜、２０６はシリコン酸化膜
５２０７は不純物濃度のうすいｎ型不純物層２２０８は
酸化膜によるサイドウオール、２０９は不純物濃度の濃
いｎ型不純物層、２］０は酸化膜である。

まず、Ｐ型半導体基板２０１を熱酸化することでゲート
酸化膜２０２を形成する６次にＣＶＤ法により多結晶シ
リコン膜２０３を薄く形成した後、空気中に放置して５
〜ＩＯＡの自然酸化膜２０４を形成する。続いてＣＶＤ
法により多結晶ジノフン膜２０５、シリコン酸化膜２０
６を順次形成する。次に第２図（ａ）のようにシリコン
酸化膜２０６の不用部分を写真蝕刻法により除去する。

次に第２区（ｂ）のように酸化膜２０６をマスクにドラ
イエツチングを行なうことによって多結晶シリコン膜２
０５の不要部分を除去する。次にシリコン酸化膜２０６
及び多結晶シリコン膜２０５をマスクにｎ型不純物であ
るリンをイオン注入することによりｎ型不純物層２０７
を形成する・次にＣＶＤ法によりシリコン酸化膜２０８
を形成後ドライエツチングを行なうことにより第２図（
Ｃ）のようにシリコン酸化膜によりサイドウオール絶縁
膜２０８を形成する。次に第２図（ｄ）のようにウェッ
ト雰囲気中で８００°Ｃの酸化を行なうことにより酸化
膜２１０を形成する。

次にゲート電極２０３，２０５、酸化膜２０６サイドウ
オール絶縁１１ｇ　２０８をマスクにｎ型不純物である
ヒ素をイオン注入することによりｎ型不純物層２０９を
形成する。

〔発明が解決しようとする課題〕

しかし、前述の従来技術では酸化ｌｌＩ２１０の横方向
の長さによりＭＯ５型トランジスターの特性が大きく変
化するが、この横方向の長さは多結晶シ’／コンＲＭ２
０３の膜厚とウェット雰囲気中の酸化条件により決定さ
れるので、寸法制御が難しく、特にＭＯ５型トランジス
ターのゲート長がサブミクロン領域まで微細化されてい
ると、酸化膜２１０の横方向の長さの寸法のバラつきに
よりトランジスタ特性が大きく変化してしまうという課
題を有する。

さらに前述の従来技術ではＣＶＤ法でシリコン酸化Ｉｌ
ｌ　２０８を形成する際、ゲート電極２０３゜２０５上
の酸化膜２０６がオーバーハングになっているため、第
３図のように、この部分の酸化膜のつきまわりが悪くな
り、空洞３１１ができてしまう、その結果、ＭＯ５型ト
ランジスターの耐湿性が悪くなるという課題を有する。

さらに、前述の従来技術では、ＭＯ５型トランジスタを
形成するとチャンネル上の合計の膜厚はゲート酸化膜２
０２と多結晶シリコンｌ１ｉ２０３と自然酸化膜２０４
と多結晶シリコン膜２０５とジノコン酸化膜２０６の合
計の膜厚となるため段差が大きくなってしまう。その結
果、ゲート電極上にさらに配線層を形成して、その配線
層がゲート電極を横切ると前記段差のため前記ゲート電
極上の配線層に断線が生じたり、前記ゲート電極上の配
線層を形成するときに、エツチング残りによる配線ショ
ートが生したりする。

又、前述の従来技術では、ＬＤＤを形成する際、不純物
のイオン注入を二度行なう。工程数が長くなる結果とし
てコスト高及び歩留まりの低下の原因ともなってしまう
。

そこで本発明は、このような課題を解決するもので、そ
の目的とするところは、トランジスタの特性のばらつき
の少ない、しかもｉｉｔ湿性のよい、ゲート電極上の配
線層に断線、ショートのない半導体装置を低コストかつ
高歩留で提供することにある６ ［課題を解決するための手段］ 本発明の半導体装置は、第一導電型の半導体基板上に設
けられた第一の絶縁膜と前記第一の絶縁膜上に設けられ
た第一の導電膜と、前記第一の導電膜上に設けられた第
二の導電膜により形成されり第一のＭＯ５型トランジス
ターゲート電極と前記ゲート電極の両側の前記半導体基
板上に形成された第二導電型の不純物を有するソースド
レイン９域から成る半導体装置において前記ゲート電極
を構成する前記第一の導電膜の側面に第四の導電膜によ
るサイドウオールが形成され、前記サイドウオール下に
おける前記半導体基板の第二導電型不純物濃度が前記ゲ
ート電極と前記サイドウオールの両側の半導体基板にお
ける第二導電型の不純物濃度より薄いソースドレイン領
域が形成されていることを特徴とする。

また、第二の導電膜が高融点金属膜であることを特徴と
する。

また、第二の導電膜が高融点、金属シリサイド膜である
ことを特徴とする。

［実　施　例１ 以下、本発明について、実施例に基づき詳細に説明する
。

第１図は本発明についての実施例を工程順に示す図であ
る。まず、ａ図の如くボロンを不純物として含むｐ型基
析シリコンウェハーＬｏｔにＤｒｙｏ２雰囲気中で１０
００″Ｃ酸化を行ない、１５０人のシリコン酸化１１ｉ
　１０２を形成する。さらにｂ図の如＜　ＣＶＤ法でポ
リシリコン膜１０３を１０００〜３０００人形成し、ひ
き続き０図の如くスパッタで１０００〜３０００人のモ
リブデン膜１０４を形成する。次いで、フォトリソグラ
フィにより、ポジレジスト層を用いてパターン形成後、
異方性エツチングを行ない、ｄ図の如くモリブデン膜−
ポリシリコンからなるＭＯＳトランジスターのゲート電
極を形成する。次にこの上にＣＶＤ法によりｅ図の如く
チタン膜１０５を１０００〜３０００人形成した後、７
３０℃のランプアニール３０秒行なうと、前記ゲート電
極のポリシリコン膜がチタン膜と反応してｆ図の如くチ
タンシリサイド１０６が、ゲート電極のポリシリコン膜
の側面にできる。その後、アンモニア、過酸化水素、水
の混合液で前記のように形成したチタン膜ヲウェットエ
ッチングする。ここで前工程で形成されたチタンシリサ
イド部分はエツチングされず、ｇ図のようにゲート電極
の側面にチタンシリサイドによるサイドウオール１０６
が形成される。次にｈ図のようにｎ型不純物、ここでは
リンを加速電圧８０ｋｅＶ、ドーズ量ｌＸｌ０”−８Ｘ
　１０１５ｃｍ−２でイオンメ生人するとポリシリコン
膜、モリブデン膜からなるゲート電極がマスクとなって
ゲート電極以外のシリコン基板にｎ十拡散層１０８が形
成される。このとき形成されたチタンシリサイド膜のサ
イドウオールの膜厚よりこの飛程をわずかに長く設定し
ておくとチタンシリサイド膜下のシリコン基板には上記
のように設定したドーズ量より少ないリンが打ち込まれ
、ｎ−拡散層１０７が形成される。またこのｎ−拡散層
はゲート電極以外に形成されたｎ十拡散層より浅くなる
。例えば、形成されたチタンシリサイド膜の膜厚を２０
００人とする。このとき、リンの飛程を２０００人より
わずかに浅いよう、注入エネルギー１００ｋｅＶ、ドー
ズ量を５　Ｘ　１０　”ＣＭ−”に設定するとゲート電
極以外のシリコン基板には、シリコン基板表面からのリ
ンのピーク位置が０．１２ｕｍ、ピーク濃度は３Ｘ１０
”のｎ十拡散屡が形成される。一方、チタンシリサイド
膜下のシリコン基板には、リンのピーク濃度が１×１０
゛９のｎ−拡散層が形成される。

上述の工程を経て出来上がった本発明による、半導体装
置は、従来の製造方法に比べて、−回のイオン圧入で、
ｎ十拡散層およびｎ−拡散層を形成することができるの
で工程の短縮ができる。

また前記の工程で、チタン膜１０５を形成するときの膜
厚を１０００人〜３０００人とすると形成されたチタン
シリサイド膜のサイドウオール幅は１０００人〜３００
０人（こなり、チタン膜１０５の膜厚を制御すれば非常
に精度良く制御できる。

また、ポリシリコン、モリブデンシリサイドからなるゲ
ート電極が、ｎ−拡散層とオーバーラツプしているので
ゲートに電圧を加えると、その電界により、ｎ−拡散層
の見かけ上の抵抗が下がりかつｎ−拡散層の横方向の電
解が緩和される。その結果として、本発明トランジスタ
ーのドレインＮ　１ｆｆｉは増加し、微細化にともなっ
て起こるホットキャリアによるコンダクタンスの劣化を
避けることができる。

また本実施例ではポリシリコンゲート電極上層の高融声
金に膜として、モリブデンを使用したが、タングステン
、チタン、プラチナ、コバル１−、ニッケル、タンタル
を使用しても同様な効果を得ることができる。又、これ
らの高融点金属ジノサイド膜を使用することもできる。

又１本発明では、ｎ型拡敢層形成のためのｎ型不純物と
してリンを使用したが、ヒ素、アンチモンを使用しても
よい。

［発明の効果］ 本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、しかもトランジスタの微細化にともなって起
こるホットキャリアによるコンダクタンスの劣化が避け
られる。従って高速かつ高信頼性のＭＯ５型トランジス
ターを供給できる。

また本発明によれば、ＭＯ５型トランジスタの特性を左
右する低濃度不純物層によるソース、ドレイン領域とゲ
ート電極のオーバーラツプの長さを精度よく加工できる
ので、ＭＯ５型トランシスクのトレイン電流、コンダク
タンスのばらつきを小さくてきる。

また本発明によればＭＯ５型トランジスターの１ｉｉ１
湿性は悪くならない。

また、本発明によれば、ゲート電極上の配線層の断線、
ショートが少なくなる。

また、本発明によれば、ＬＤＤをつくるのにあたり、ｎ
十拡散層、ｎ−拡散層のイオン打ち込みが一回でできる
ので、工程数を短くすることができるため、コスト低減
及び歩留まり向上をはかることができる。

以上のことから１本発明の半導体装置の製造方法によれ
ば、高速、高品質、高信頼性、高歩留の半導体装置を提
供できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（１）は、本発明の半導体装置の製造方
法の一実施例を示す工程順断面図。 第２図（ａｌ〜（ｄ）、第３図は従来例による半導体装
置の断面図６ ′児１辺　（α） １０１．２０１・・・第一４電型シリコン基板１０２．
２０２・・・ゲート酸化膜 １０３．２０３．２０５ ・・・ポリシリコン膜 １０４・・・・・・・モリブデン膜 １０５・・・　　・・・チタン膜 １０６・・・・・・・チタンシリサイド１０７．２０７
・・・シリコン基板と反対導電型の低１度不純物層 １０８．２０８・・・シリコン基板と反対導電型の高濃
度不純物層 ２０４．２０６．２０８．２１０ ・・・・・・・シリコン酸化膜 ３０１・・　・・・・空洞 ７！Ｊ１）７　（１）） １１図　（０） 元　１１幻　（ｄン 第１１力 （已） 第１図 （ｆ） 第）ｎ１ カ１］］ （ｋ） 船ω 代）

Claims (3)

【特許請求の範囲】
1. （１）第一導電型の半導体基板上に設けられた第一の絶
   縁膜と、前記第一の絶縁膜上に設けられた第一の導電膜
   と前記第一の導電膜上に設けられた第二の導電膜により
   形成された第一のＭＯＳ型トランジスターのゲート電極
   と、前記ゲート電極の両側の前記半導体基板に形成され
   た第二導電型の不純物を有するソースドレイン領域から
   成る半導体装置において、前記ゲート電極を構成する前
   記第一の導電膜の側面に第三の導電膜によるサイドウォ
   ールが形成され、前記サイドウォール下における前記半
   導体基板の第二導電型不純物濃度が前記ゲート電極と前
   記サイドウォールの両側の半導体基板における第二導電
   型の不純物濃度より薄いソースドレイン領域が形成され
   ていることを特徴とする半導体装置。
2. （２）第二の導電膜が高融点金属であることを特徴とす
   る請求項１記載の半導体装置。
3. （３）第二の導電膜が、高融点金属のシリサイドである
   ことを特徴とする請求項１記載の半導体装置。