JPH02157664A - レベル異常検出回路 - Google Patents
レベル異常検出回路Info
- Publication number
- JPH02157664A JPH02157664A JP31182988A JP31182988A JPH02157664A JP H02157664 A JPH02157664 A JP H02157664A JP 31182988 A JP31182988 A JP 31182988A JP 31182988 A JP31182988 A JP 31182988A JP H02157664 A JPH02157664 A JP H02157664A
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- JP
- Japan
- Prior art keywords
- signal
- level
- input analog
- analog signal
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- Prior art date
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- Pending
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- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、入力されるアナログ信号のレベル異常を検
出するレベル異常検出回路に関するものである。
出するレベル異常検出回路に関するものである。
第４図は従来のレベル異常検出回路を示すブロック接続
図であり、図において、１は入力アナログ信号、２は入
力アナログ信号ｌをデジタル信号に変換するアナログ−
デジタル変換部（以下Ａ／Ｄ変換部という）、３は基準
電圧部、４は入力アナログ信号１が予定した信号か否か
を検証する検証部、５は検証結果信号、６はＡ／Ｄ変換
部を行うためのクロックである。 次に動作について説明する。入力アナログ信号ｌは、Ａ
／Ｄ変換部２にてクロック６に同期してデジタル信号に
変換される。このＡ／Ｄ変喚部２から出力されるデジタ
ル信号は、基準電圧部３が出力する基準電圧の１／ ２
” （ｎ ＝ ８．１０．１２）の分解能で出力される
。従って、検証部４にはｎビットのデジタル信号が入力
され、入力アナログ信号１が期待される信号、か否かを
検討し、その結果を検証結果信号５として出力する。こ
の場合において、上記検証部４の検証はハードウェアに
よるロジック回路とソフトウェアによる計算、比較等の
処理とで行う。
図であり、図において、１は入力アナログ信号、２は入
力アナログ信号ｌをデジタル信号に変換するアナログ−
デジタル変換部（以下Ａ／Ｄ変換部という）、３は基準
電圧部、４は入力アナログ信号１が予定した信号か否か
を検証する検証部、５は検証結果信号、６はＡ／Ｄ変換
部を行うためのクロックである。 次に動作について説明する。入力アナログ信号ｌは、Ａ
／Ｄ変換部２にてクロック６に同期してデジタル信号に
変換される。このＡ／Ｄ変喚部２から出力されるデジタ
ル信号は、基準電圧部３が出力する基準電圧の１／ ２
” （ｎ ＝ ８．１０．１２）の分解能で出力される
。従って、検証部４にはｎビットのデジタル信号が入力
され、入力アナログ信号１が期待される信号、か否かを
検討し、その結果を検証結果信号５として出力する。こ
の場合において、上記検証部４の検証はハードウェアに
よるロジック回路とソフトウェアによる計算、比較等の
処理とで行う。
従来のレベル異常検出回路は以上のように構成されてい
るので、入力された入力アナログ信号ｌが期待どうりの
ものであるか否かを判定する検証部４として、膨大なハ
ードウェアのロジック回路の構成およびソフトウェアに
よる処理が必要になるなどの問題点力をあった。 この発明は上記のような問題点を解消するためになされ
たもので、人力アナログ信号の検証のためのソフトウェ
アの処理を皆無にすることができるとともに、検証のた
めのハードウェアの回路規模を縮小できるレベル異常検
出回路を得ることを目的とする。
るので、入力された入力アナログ信号ｌが期待どうりの
ものであるか否かを判定する検証部４として、膨大なハ
ードウェアのロジック回路の構成およびソフトウェアに
よる処理が必要になるなどの問題点力をあった。 この発明は上記のような問題点を解消するためになされ
たもので、人力アナログ信号の検証のためのソフトウェ
アの処理を皆無にすることができるとともに、検証のた
めのハードウェアの回路規模を縮小できるレベル異常検
出回路を得ることを目的とする。
この発明に係るレベル異常検出回路は、予め設定した検
証レベルでの上限、下限の基準電圧および検証されるべ
き入力アナログ信号をＡ／Ｄ変！典部に入力して、その
人力アナログ信号をデジタル変換し、このデジタル変換
したデジタル出力にもとづいて、論理回路を用いて、上
記上限、下限の基準電圧区間領域から上記入力アナログ
信号のレベルが外れたか否かを判定して、レベル異常か
否かの検証結果信号を出力するようにしたものである。
証レベルでの上限、下限の基準電圧および検証されるべ
き入力アナログ信号をＡ／Ｄ変！典部に入力して、その
人力アナログ信号をデジタル変換し、このデジタル変換
したデジタル出力にもとづいて、論理回路を用いて、上
記上限、下限の基準電圧区間領域から上記入力アナログ
信号のレベルが外れたか否かを判定して、レベル異常か
否かの検証結果信号を出力するようにしたものである。
この発明におけるＡ／Ｄ変換部は、上限、下限の基準電
圧区間領域を設定する上限１下限の基準電圧を任意に選
択して入力できるため、その基準電圧区間領域の選定も
任意に行うことができ、従って、その基準電圧区間領域
を狭めることにより、検証すべきデータ数つまりデジタ
ル信号の数を減少でき、以下のレベル異常判定処理の論
理回路を縮少化できるようにする。
圧区間領域を設定する上限１下限の基準電圧を任意に選
択して入力できるため、その基準電圧区間領域の選定も
任意に行うことができ、従って、その基準電圧区間領域
を狭めることにより、検証すべきデータ数つまりデジタ
ル信号の数を減少でき、以下のレベル異常判定処理の論
理回路を縮少化できるようにする。
以下、この発明の一実施例を図について説明する。第１
図において、ｌは入力アナログ信号、２はＡ／Ｄ変換部
、３ａは検証レベルの上限の基準電圧、３ｂは検証レベ
ルの下限の基準電圧、５は検証結果信号、６ａ、６ｂは
クロック、７ａ、７ｂ。 ７ｃ、７ｄ、７ｅはノットゲート、８ａ、８ｂはノアゲ
ート、９ａ、９ｂ、９ｃはアンドゲート、１０ａ、１０
ｂはオアゲート、１１ａ、、ｌｌｂ。 １１ｃ、ｌｉｄは３ステートゲート、１２はセレクタ、
１３はＪ−にフリップフロップ（以下、Ｊ−ＫＦ、Ｆ、
という）、１４は１６進カウンタ、１５はＤフリッ
プフロップ（以下、ＤＦ、Ｆ、という）、１６はモーメ
ンタリスイッチ（以下、Ｍ−８Ｗという）、１７はカウ
ンタリセット信号、１８は検証レベル設定信号である。 また、ＬＯは入力アナログ信号１が予め設定した検証レ
ベルの上限、下限の基準電圧間領域から外れたか否かを
判定し、その入力アナログ信号１のレベルの異常を判断
処理する論理回路で、これが上記Ａ／Ｄ変換部２を除く
、ノソトゲー）？ａ〜７ｅ、ミル７ｅ、ノアゲート８ａ
、３ゲート９ａ〜９ｃ、オアゲート１０ａ、１０ｂ、３
ステートゲートｌｌａ〜ｌｌｄ、 セレクタ１２．Ｊ−
ＫＦ、Ｆ、１３゜１６進カウンタ１４．ＤＦ、Ｆ、１５
などを含む回路によって構成されている。 次に動作について、第２図を用いて説明する。 第２図は検証レベル設定信号１８が０■に設定されたと
きの回路各部の信号波形を示し、図において、検証レベ
ル設定信号０■時の基準電圧内上限は、検証レベル設定
信号１８がＯｖの時、基準電圧３ａと基準電圧３ｂとの
間で想定される上限値に、下限基準電圧は基準電圧３ｂ
にそれぞれ設定される。Ａ／Ｄ変換部２では、入力アナ
ログ信号ｌをデジタルコード化した信号ｂ４〜ｂ１に変
換し、入力アナログ信号ｌが基準電圧３ａを越えた時に
５ｖを出力する信号ｂＨ（第２図では０■を出力してい
る）を出力し、また、入力アナログ信号ｌが基準電圧３
ｂに満たない時に５ｖ、を出力する信号ｂＬを出力する
。 カウンタリセット信号１７は入力アナログ信号ｌが基準
電圧３ｂを満たす時、カウンタ１４をリセットする。そ
して、このカウンタ１４の出力ＣＯは、カウンタ１４が
クロック６ｂに同期し、１６進カウントを完了した時に
、５ｖをｌクロ・ツタ幅出力する。 アンドゲート９ｂは、入力アナログ信号１が検証レベル
設定信号Ｏｖ時の基準電圧内上限を越えた時、またはカ
ウンタ１４の出力ＣＯが出力された時に、Ｏｖを出力す
る。また、Ｍ−３Ｗ出力はＭ−３Ｗ１６を人手によりラ
ンダムに押している間Ｏｖとなり、ＤＦ、Ｆ、１５の出
力を強制的に５ｖにする。このため、アンドゲート９Ｃ
はＭ−３Ｗ１６を上記のように押している間、また、カ
ウンタ１４の出力ＣＯが出力されてからＭ−ＳＷ１６を
押し終える間や、入力アナログ信号１が検証レベル設定
信号Ｏｖ時の基準電圧内上限を越えた時からＭ−３Ｗ１
６を押し終える間、０■を出力する。一方、セレクタ１
２は上記信号ｂＬが５■時に５ｖを、また、信号ｂＬが
Ｏｖ時にＯｖ（セレクタ１２の０２人力）をそれぞれ出
力し、Ｊ−ＫＦ、Ｆ、１３はアンドゲート９Ｃの出力が
Ｏｖになると、０■を、また、アンドゲート９Ｃの出力
が５■を出力している時に、入力アナログ信号１が基準
電圧３ｂを検証レベル設定信号Ｏｖ時の基準電圧内上限
との間のレベルである場合に５■を、クロック６ａに同
期してそれぞれ出力する。 従って、Ａ／Ｄ変換部２に人力される入力アナログ信号
１に対して、Ｔ、の間ではＪ−ＫＦ、Ｆ。 の出力Ｑにはローレベルの期間がなく、入力アナログ信
号１は正常とみなされ、Ｔ２の間ではカウンタ１４の出
力ＣＯが出力され、Ｊ−、、ＫＦ、Ｆ。 の出力Ｑが一時的にローレベルとなって、これが異常（
この場合、入力アナログ信号ｌがレベルダウン）とみな
される。また、Ｔ、の間では正常とみなされるが、Ｔ、
の間では入力アナログ信号ｌが検証レベル設定信号Ｏｖ
時の基準電圧内上限を越えたため異常とみなしている。 なお、Ｔ１．Ｔ４で信号ｂＬが出力している間、１６進
カウンタ１４はカウント動作をしている。 なお、上記実施例では、入力アナログ信号１の異常レベ
ル検出に汎用ゲートからなる論理回路を用いたものを示
したが、これら異常レベル検出の汎用ゲートからなる論
理回路をＰＬＡ回路（Ｐｒｏｇｒａａｎａｂｌｅ Ｌｏ
ｇｉｃ Ａｒｒａｙ回路）に置きかえてもよい。その場
合の構成図を第３図に示す。第３図において、１は入力
アナログ信号、２はＡ／Ｄ変換部、３ａは上限の基準電
圧、３ｂは下限の基準電圧、５は検証結果信号、６ａ、
６ｂはクロック、１６はＭ−３Ｗ、、１８は検証レベル
設定信号、１９はＰＬＡ回路である。このようにＰＬＡ
回路１９で異常レベルを検出するようにすれば、レベル
異常検出回路はさらに簡素化し、また、基準電圧３ａ、
３ｂを変更し、ＰＬＡ回路の内容を書き換えて交換する
だけで、他のレベルでの異常検出回路が実現できる。
図において、ｌは入力アナログ信号、２はＡ／Ｄ変換部
、３ａは検証レベルの上限の基準電圧、３ｂは検証レベ
ルの下限の基準電圧、５は検証結果信号、６ａ、６ｂは
クロック、７ａ、７ｂ。 ７ｃ、７ｄ、７ｅはノットゲート、８ａ、８ｂはノアゲ
ート、９ａ、９ｂ、９ｃはアンドゲート、１０ａ、１０
ｂはオアゲート、１１ａ、、ｌｌｂ。 １１ｃ、ｌｉｄは３ステートゲート、１２はセレクタ、
１３はＪ−にフリップフロップ（以下、Ｊ−ＫＦ、Ｆ、
という）、１４は１６進カウンタ、１５はＤフリッ
プフロップ（以下、ＤＦ、Ｆ、という）、１６はモーメ
ンタリスイッチ（以下、Ｍ−８Ｗという）、１７はカウ
ンタリセット信号、１８は検証レベル設定信号である。 また、ＬＯは入力アナログ信号１が予め設定した検証レ
ベルの上限、下限の基準電圧間領域から外れたか否かを
判定し、その入力アナログ信号１のレベルの異常を判断
処理する論理回路で、これが上記Ａ／Ｄ変換部２を除く
、ノソトゲー）？ａ〜７ｅ、ミル７ｅ、ノアゲート８ａ
、３ゲート９ａ〜９ｃ、オアゲート１０ａ、１０ｂ、３
ステートゲートｌｌａ〜ｌｌｄ、 セレクタ１２．Ｊ−
ＫＦ、Ｆ、１３゜１６進カウンタ１４．ＤＦ、Ｆ、１５
などを含む回路によって構成されている。 次に動作について、第２図を用いて説明する。 第２図は検証レベル設定信号１８が０■に設定されたと
きの回路各部の信号波形を示し、図において、検証レベ
ル設定信号０■時の基準電圧内上限は、検証レベル設定
信号１８がＯｖの時、基準電圧３ａと基準電圧３ｂとの
間で想定される上限値に、下限基準電圧は基準電圧３ｂ
にそれぞれ設定される。Ａ／Ｄ変換部２では、入力アナ
ログ信号ｌをデジタルコード化した信号ｂ４〜ｂ１に変
換し、入力アナログ信号ｌが基準電圧３ａを越えた時に
５ｖを出力する信号ｂＨ（第２図では０■を出力してい
る）を出力し、また、入力アナログ信号ｌが基準電圧３
ｂに満たない時に５ｖ、を出力する信号ｂＬを出力する
。 カウンタリセット信号１７は入力アナログ信号ｌが基準
電圧３ｂを満たす時、カウンタ１４をリセットする。そ
して、このカウンタ１４の出力ＣＯは、カウンタ１４が
クロック６ｂに同期し、１６進カウントを完了した時に
、５ｖをｌクロ・ツタ幅出力する。 アンドゲート９ｂは、入力アナログ信号１が検証レベル
設定信号Ｏｖ時の基準電圧内上限を越えた時、またはカ
ウンタ１４の出力ＣＯが出力された時に、Ｏｖを出力す
る。また、Ｍ−３Ｗ出力はＭ−３Ｗ１６を人手によりラ
ンダムに押している間Ｏｖとなり、ＤＦ、Ｆ、１５の出
力を強制的に５ｖにする。このため、アンドゲート９Ｃ
はＭ−３Ｗ１６を上記のように押している間、また、カ
ウンタ１４の出力ＣＯが出力されてからＭ−ＳＷ１６を
押し終える間や、入力アナログ信号１が検証レベル設定
信号Ｏｖ時の基準電圧内上限を越えた時からＭ−３Ｗ１
６を押し終える間、０■を出力する。一方、セレクタ１
２は上記信号ｂＬが５■時に５ｖを、また、信号ｂＬが
Ｏｖ時にＯｖ（セレクタ１２の０２人力）をそれぞれ出
力し、Ｊ−ＫＦ、Ｆ、１３はアンドゲート９Ｃの出力が
Ｏｖになると、０■を、また、アンドゲート９Ｃの出力
が５■を出力している時に、入力アナログ信号１が基準
電圧３ｂを検証レベル設定信号Ｏｖ時の基準電圧内上限
との間のレベルである場合に５■を、クロック６ａに同
期してそれぞれ出力する。 従って、Ａ／Ｄ変換部２に人力される入力アナログ信号
１に対して、Ｔ、の間ではＪ−ＫＦ、Ｆ。 の出力Ｑにはローレベルの期間がなく、入力アナログ信
号１は正常とみなされ、Ｔ２の間ではカウンタ１４の出
力ＣＯが出力され、Ｊ−、、ＫＦ、Ｆ。 の出力Ｑが一時的にローレベルとなって、これが異常（
この場合、入力アナログ信号ｌがレベルダウン）とみな
される。また、Ｔ、の間では正常とみなされるが、Ｔ、
の間では入力アナログ信号ｌが検証レベル設定信号Ｏｖ
時の基準電圧内上限を越えたため異常とみなしている。 なお、Ｔ１．Ｔ４で信号ｂＬが出力している間、１６進
カウンタ１４はカウント動作をしている。 なお、上記実施例では、入力アナログ信号１の異常レベ
ル検出に汎用ゲートからなる論理回路を用いたものを示
したが、これら異常レベル検出の汎用ゲートからなる論
理回路をＰＬＡ回路（Ｐｒｏｇｒａａｎａｂｌｅ Ｌｏ
ｇｉｃ Ａｒｒａｙ回路）に置きかえてもよい。その場
合の構成図を第３図に示す。第３図において、１は入力
アナログ信号、２はＡ／Ｄ変換部、３ａは上限の基準電
圧、３ｂは下限の基準電圧、５は検証結果信号、６ａ、
６ｂはクロック、１６はＭ−３Ｗ、、１８は検証レベル
設定信号、１９はＰＬＡ回路である。このようにＰＬＡ
回路１９で異常レベルを検出するようにすれば、レベル
異常検出回路はさらに簡素化し、また、基準電圧３ａ、
３ｂを変更し、ＰＬＡ回路の内容を書き換えて交換する
だけで、他のレベルでの異常検出回路が実現できる。
以上のように、この発明によれば、入力アナログ信号を
検証すべき上限、下限の基準電圧区間の範囲をＡ／Ｄ変
換部の入力端で狭く設定できるように構成したので、上
記Ａ／Ｄ変換部のデジタル出力にもとづく上記入力アナ
ログ信号のレベル異常判定のためのハードウェアの規模
を縮少でき、また、ソフトウェアの処理を皆無にできる
ものが得られる効果がある。
検証すべき上限、下限の基準電圧区間の範囲をＡ／Ｄ変
換部の入力端で狭く設定できるように構成したので、上
記Ａ／Ｄ変換部のデジタル出力にもとづく上記入力アナ
ログ信号のレベル異常判定のためのハードウェアの規模
を縮少でき、また、ソフトウェアの処理を皆無にできる
ものが得られる効果がある。
第１図はこの発明の一実施例によるレベル異常検出回路
を示す回路図、第２図は第１図に示す回路各部における
信号波形を示すタイムチャート、第３図はこの発明の他
の実施例を示すレベル異常検出回路の回路図、第４図は
従来のレベル異常検出回路を示すブロック接続図である
。 １は入力アナログ信号、２はＡ／Ｄ変換部、３ａ３ｂは
基準電圧、ＬＯは論理回路。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許 出 願 人 三菱電機株式会社第１ 図 第３０ １４ＷＪ
を示す回路図、第２図は第１図に示す回路各部における
信号波形を示すタイムチャート、第３図はこの発明の他
の実施例を示すレベル異常検出回路の回路図、第４図は
従来のレベル異常検出回路を示すブロック接続図である
。 １は入力アナログ信号、２はＡ／Ｄ変換部、３ａ３ｂは
基準電圧、ＬＯは論理回路。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許 出 願 人 三菱電機株式会社第１ 図 第３０ １４ＷＪ
Claims (1)
- 予め設定した検証レベルでの上限、下限の基準電圧およ
び検証されるべき入力アナログ信号を取り込み、この入
力アナログ信号をデジタル変換するアナログ−デジタル
変換部と、このデジタル変換したデジタル出力にもとづ
き、上記上限、下限の基準電圧間領域から上記入力アナ
ログ信号のレベルが外れたか否かを判定して、この入力
アナログ信号がレベル異常か否かの検証結果信号を出力
する論理回路とを備えたレベル異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31182988A JPH02157664A (ja) | 1988-12-12 | 1988-12-12 | レベル異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31182988A JPH02157664A (ja) | 1988-12-12 | 1988-12-12 | レベル異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02157664A true JPH02157664A (ja) | 1990-06-18 |
Family
ID=18021900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31182988A Pending JPH02157664A (ja) | 1988-12-12 | 1988-12-12 | レベル異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02157664A (ja) |
-
1988
- 1988-12-12 JP JP31182988A patent/JPH02157664A/ja active Pending
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